FPGA
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基于FPGA的LZO實時無損壓縮的硬件設(shè)計
本文通過對多種壓縮算法作進(jìn)一步研究對比后發(fā)現(xiàn)，LZO壓縮算法是一種被稱為實時無損壓縮的算法，LZO壓縮算法在保證實時壓縮速率的優(yōu)點的同時提供適中的壓縮率。如圖1(A)給出
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基于FPGA的微型數(shù)字存儲系統(tǒng)設(shè)計
1 引言 針對航天測試系統(tǒng)的應(yīng)用需求，提出一種基于FPGA的微型數(shù)字存儲系統(tǒng)設(shè)計方案。該系統(tǒng)是在傳統(tǒng)存儲測試系統(tǒng)的基礎(chǔ)上，利用可編程邏輯器件FPGA對傳統(tǒng)存儲測試系統(tǒng)進(jìn)行單元電路的二次集成，使測試系統(tǒng)體積大幅減小
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利用FPGA簡化3GPP
基帶處理信號通道是設(shè)計人員面臨的最大挑戰(zhàn)，但同時，它也為實現(xiàn)基站收發(fā)信臺的創(chuàng)新提供了絕佳機會。因此，目前其已然成為OEM廠商實現(xiàn)產(chǎn)品差異化的關(guān)鍵。隨著人們逐步認(rèn)識到，許多針對之前2G和3G系統(tǒng)的技術(shù)將無法滿足
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基于FPGA 的MSK 調(diào)制解調(diào)器設(shè)計與應(yīng)用
摘要：提出了一種基于FPGA 的數(shù)字MSK 調(diào)制解調(diào)器設(shè)計方法，應(yīng)用VHDL 語言進(jìn)行了模塊設(shè)計和時序仿真。硬件部分在Altera 公司 EP2C15AF256C8N FPGA 上實現(xiàn)。結(jié)果表明，數(shù)字MSK調(diào)制解調(diào)器具有相位連續(xù)，頻帶利用率高的優(yōu)
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基于FPGA 的AES 加密算法的高速實現(xiàn)
摘要:介紹AES 算法的原理以及基于FPGA 的高速實現(xiàn)。結(jié)合算法和FPGA 的特點,采用查表法優(yōu)化處理了字節(jié)代換運算、列混合運算。同時,為了提高系統(tǒng)工作速度,在設(shè)計中應(yīng)用了內(nèi)外結(jié)合的流水線技術(shù)，并應(yīng)用Altera 公司的開發(fā)
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基于FPGA的LED顯示控制系統(tǒng)的設(shè)計和實現(xiàn)
摘要：本文描述了一個基于可編程邏輯器件的全彩LED顯示系統(tǒng)的設(shè)計的過程,這個系統(tǒng)能夠基于硬件產(chǎn)生LED更多顏色灰度。詳細(xì)分析了其工作原理,并依據(jù)其原理,設(shè)計出了基于FPGA 的控制電路。 1 引言 LED 的發(fā)展已過了幾十
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OPB總線仲裁器的RTL設(shè)計與FPGA實現(xiàn)
摘要：本文詳細(xì)介紹了OPB總線仲裁器的信號和仲裁機理。在QuartusII8.0平臺上,分別用固定優(yōu)先級算法和LRU算法,用硬件描述語言(verilog HDL)對OPB總線仲裁器進(jìn)行了RTL硬件建模。并用FPGA進(jìn)行實現(xiàn),并比較了仿真結(jié)果和綜
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基于FPGA 的ATM SAR 及其接口設(shè)計與實現(xiàn)
摘要：本文針對AAL5業(yè)務(wù),采用FPGA實現(xiàn)了AAL層中SAR子層功能和ATM層功能,向下提供UTOPIA主接口與物理層從接口連接,向上提供并行總線與ARM處理器連接,即在通用微處理器的環(huán)境中實現(xiàn)ATM接口。本文的研究成果不僅在提高產(chǎn)
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基于FPGA 的數(shù)據(jù)采集系統(tǒng)設(shè)計
摘要：結(jié)合高速FPGA的特點, 設(shè)計了一套數(shù)據(jù)采集系統(tǒng)。該系統(tǒng)以FPGA作為采集系統(tǒng)的核心, 應(yīng)用FPGA的內(nèi)部邏輯實現(xiàn)時序控制,對數(shù)據(jù)進(jìn)行采集、顯示,并將處理后的結(jié)果通過USB口傳輸?shù)缴衔粰C。該系統(tǒng)具有電路結(jié)構(gòu)簡單、功耗
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基于FPGA 的模糊PID控制器的研究
摘要：提出了一種基于VHDL描述、FPGA 實現(xiàn)的模糊自整定PID控制器設(shè)計方法。首先,借助Matlab系統(tǒng)仿真工具,優(yōu)化得出模糊PID參數(shù)的模糊推理規(guī)則和控制器算法結(jié)構(gòu)。然后,進(jìn)行控制器的VHDL分層設(shè)計。最后,在一個具體的FPG
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基于FPGA 的三相正弦DDS 的設(shè)計與實現(xiàn)
摘要：利用FPGA芯片及D/A轉(zhuǎn)換器,采用直接數(shù)字頻率合成(DDS)技術(shù),設(shè)計并實現(xiàn)了相位、頻率可控的三相正弦信號發(fā)生器。正弦調(diào)制波的產(chǎn)生采用查表法,僅將1/4周期的正弦波數(shù)據(jù)存入ROM中,減少了系統(tǒng)的硬件開銷。經(jīng)過仿真和
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基于FPGA 的超高速數(shù)據(jù)采集與處理系統(tǒng)
摘要：介紹了一種基于FPGA的超高速數(shù)據(jù)采集與處理系統(tǒng),給出了系統(tǒng)實現(xiàn)的方案,并詳細(xì)闡述了各硬件電路的具體構(gòu)成。對系統(tǒng)軟件功能做了簡要介紹,并利用嵌入式邏輯分析儀對該超高速數(shù)據(jù)采集系統(tǒng)進(jìn)行了測試,驗證了采樣結(jié)
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基于FPGA的正碼速調(diào)整的設(shè)計與實現(xiàn)
摘要：本文提出了基于FPGA正碼速調(diào)整的設(shè)計方案，采用格雷碼對地址編碼的異步FIFO設(shè)計，并利用MAXPLUSⅡ進(jìn)行編譯和仿真。結(jié)果表明，設(shè)計方法切實可行。 1 引言 在時分制數(shù)字通信系統(tǒng)中，為了擴大傳輸容量和提高傳輸效
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基于FPGA實現(xiàn)變采樣率FIR濾波器的研究
摘要：數(shù)字信號憑借其在傳輸、存儲和計算上的便捷性,正在得到越來越廣泛的應(yīng)用。在現(xiàn)代數(shù)字系統(tǒng)中往往會存在多種采樣頻率,這就需要改變采樣頻率,進(jìn)行頻率轉(zhuǎn)換。本文主要介紹利用現(xiàn)場可編程邏輯器件(FPGA)實現(xiàn)變采樣率
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基于FPGA的PC／104
0 引 言 PC／104嵌入式控制PC出現(xiàn)于20世紀(jì)80年代末，并于1992年形成IEEEP966．1標(biāo)準(zhǔn)。它一方面繼承了PC的所有資源，另一方面又對PC的各個方面做了優(yōu)化設(shè)計，使其與IBM PC完全兼容，并具有體積小，功耗低，工作溫度寬
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H.264中二進(jìn)制化編碼器的FPGA實現(xiàn)
1 引言 隨著數(shù)字電視及視頻會議的發(fā)展以及應(yīng)用，H．264由于其更高的壓縮比、更好的圖像質(zhì)量和良好的網(wǎng)絡(luò)適應(yīng)性而備受關(guān)注。 基于上下文的自適應(yīng)二進(jìn)制算術(shù)編碼(CABAC)則作為H．264編碼器系統(tǒng)的最后一環(huán)，對整個編碼性
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一種基于FPGA的Viterbi譯碼器優(yōu)化算法
1 引 言 由于卷積碼優(yōu)良的性能，被廣泛應(yīng)用于深空通信、衛(wèi)星通信和2G、3G移動通信中。卷積碼有三種譯碼方法：門限譯碼、概率譯碼和Viterbi算法，其中Viterbi算法是一種基于網(wǎng)格圖的最大似然譯碼算法，是卷積碼的最佳
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下一代FPGA有望實現(xiàn)突破性優(yōu)勢
本白皮書介紹為什么電信帶寬和基礎(chǔ)設(shè)施促進(jìn)了FPGA功能的增強，以及ASIC和ASSP面臨的商業(yè)挑戰(zhàn)，可編程邏輯器件(PLD)定制方法是怎樣支持FPGA功能的跨越式發(fā)展。本文還簡要介紹
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結(jié)合FPGA與結(jié)構(gòu)化ASIC進(jìn)行設(shè)計
由于結(jié)構(gòu)化ASIC具有單位成本低、功耗低、性能高和轉(zhuǎn)換快(fast turnaound)等特點，越來越多的先進(jìn)系統(tǒng)設(shè)計工程師正在考慮予以采用。在結(jié)構(gòu)化ASIC中，像通用邏輯門、存儲器、
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天啦魯，這十余款創(chuàng)客設(shè)計居然由FPGA搞定
關(guān)注2：如何能用好FPGA？這個問題和FPGA開發(fā)難度相關(guān)。一般我們會認(rèn)為創(chuàng)客可能缺乏軟硬件基礎(chǔ)，做相關(guān)開發(fā)會有難度。但沒想到，對這個顧慮，湯立人先生反倒給出出人意料的答
