由于結(jié)構(gòu)化ASIC具有單位成本低、功耗低、性能高和轉(zhuǎn)換快(fast turnaound)等特點，越來越多的先進系統(tǒng)設(shè)計工程師正在考慮予以采用。在結(jié)構(gòu)化ASIC中，像通用邏輯門、存儲器、鎖相環(huán)和I/O緩存這些功能性資源都嵌在芯片內(nèi)部經(jīng)過預(yù)設(shè)計和預(yù)驗證的基層中。然后，該層和頂部少數(shù)金屬互聯(lián)層一起完成定制。比起從頭開始創(chuàng)建ASIC來說，這種方法可大幅縮短設(shè)計時間。

僅在芯片少數(shù)金屬層上配置電路，不僅可以降低開發(fā)成本和縮短開發(fā)時間，而且降低了設(shè)計錯誤發(fā)生的風險。這是因為與ASIC需要設(shè)計許多掩膜層來構(gòu)成芯片相比，結(jié)構(gòu)化ASIC供應(yīng)商只需要生成相對簡單的金屬層。

然而，利用結(jié)構(gòu)化ASIC進行開發(fā)也不是沒有風險。邏輯設(shè)計錯誤仍然可能存在。避免硅片設(shè)計反工的一種方法是使用FPGA作原型，然后將設(shè)計從FPGA轉(zhuǎn)換成ASIC。

與標準單元ASIC相比，當結(jié)構(gòu)化ASIC鏡像FPGA上的可用資源時，針對結(jié)構(gòu)化ASIC的FPGA原型更加成功。右文是使用結(jié)構(gòu)化ASIC設(shè)計方法學的一些建議。

建議

1. 針對一定范圍內(nèi)的應(yīng)用確立一種設(shè)計方法學。要確保你的設(shè)計團隊受過有關(guān)工具和FPGA、ASIC架構(gòu)的良好培訓(xùn)，以便能夠構(gòu)建最佳設(shè)計。

2. 利用軟件開發(fā)環(huán)境，以此降低產(chǎn)生功能性邏輯錯誤等設(shè)計問題的風險。使用邏輯驗證和仿真以及FPGA原型設(shè)計是行之有效的方法。

3. 利用那些能提供給你最佳性能和功能的FPGA特性進行FPGA原型設(shè)計。同時，利用應(yīng)用所需的知識產(chǎn)權(quán)創(chuàng)建原型。

4. 盡可能在系統(tǒng)內(nèi)檢測你的設(shè)計，驗證它是否符合設(shè)計要求。同時，要確保在所有要經(jīng)歷的電壓和溫度范圍下利用FPGA原型對該系統(tǒng)進行了全面檢測。

5. 使用FPGA或結(jié)構(gòu)化ASIC進行系統(tǒng)設(shè)計。這種方法能實現(xiàn)兩個目標。第一，你可以將FPGA投入生產(chǎn)并且將其轉(zhuǎn)變?yōu)锳SIC。這使得該系統(tǒng)能更快地進入市場。第二，如果對于ASIC有突然增加的需求而供應(yīng)又不足時，就能夠生產(chǎn)一些使用FPGA的系統(tǒng)。

不建議

1. 使用FPGA只對邏輯和低級I/O(例如LVTTL或者LVCMOS)進行原型設(shè)計。這會使得你的設(shè)計局限在低端門陣列，從而無法提供高性能。通常，F(xiàn)PGA中只有邏輯進行原型設(shè)計，這將導(dǎo)致錯誤理解設(shè)計在系統(tǒng)中工作的好壞。許多設(shè)計還需要高速存儲接口。最好對其進行原型設(shè)計，以確保接口按需求工作，特別是在電壓和溫度變化下能正常工作。

2. 只根據(jù)單位成本而選擇ASIC方法學。這種選擇可能會節(jié)省一些物料清單(BOM)成本，但考慮到整個工程計劃的實際開發(fā)時間和成本等因素，系統(tǒng)將失去競爭力。從長遠看，F(xiàn)PGA和結(jié)構(gòu)化ASIC能降低開發(fā)成本，縮短開發(fā)周期。

3. 對于專用標準產(chǎn)品(ASSP)的設(shè)計只考慮采用標準單元ASIC技術(shù)?？紤]到年產(chǎn)量和產(chǎn)品最快面市的需求，有時候結(jié)構(gòu)化ASIC或甚至FPGA才是最佳選擇。

4. 在了解清楚設(shè)計的市場需求之前就貿(mào)然選擇結(jié)構(gòu)化ASIC。當你試圖強行把一個設(shè)計放入太小或性能受限的結(jié)構(gòu)化ASIC中時，該系統(tǒng)在市場上將直接面臨生死考驗(DOA)。

5. 只考慮單芯片解決方案。有時，構(gòu)建系統(tǒng)的最好方法是采用兩個器件而不是一個大規(guī)模ASIC。將設(shè)計分割開來，可以縮短整體開發(fā)時間、簡化設(shè)計流程，還能降低設(shè)計反工的危險。