摘要：介紹了一種基于FPGA的超高速數(shù)據(jù)采集與處理系統(tǒng),給出了系統(tǒng)實(shí)現(xiàn)的方案,并詳細(xì)闡述了各硬件電路的具體構(gòu)成。對(duì)系統(tǒng)軟件功能做了簡要介紹,并利用嵌入式邏輯分析儀對(duì)該超高速數(shù)據(jù)采集系統(tǒng)進(jìn)行了測(cè)試,驗(yàn)證了采樣結(jié)果的正確性。該超高速數(shù)據(jù)采集與處理系統(tǒng)通用性和可擴(kuò)展性較強(qiáng),適合工程應(yīng)用。

0 引言

在電子信息領(lǐng)域中，通常要求處理的頻帶要盡可能的寬、動(dòng)態(tài)范圍要盡可能的大，以便 得到更寬的頻率搜索范圍，獲取更多的信息量，這就要求A/D 轉(zhuǎn)換速度快而采樣精度高，以 便滿足系統(tǒng)處理的要求[1]。隨著電子元器件的不斷發(fā)展，ADC 的采樣速率越來越高，很多公 司都推出了采樣率可達(dá)GHz 以上的產(chǎn)品。例如MAXIM 公司的MAX108 芯片，采樣精度為 8bit，采樣率可達(dá)1.5Gsps；國家半導(dǎo)體公司（National Semiconductor）的ADC08D1500 芯片， 單片集成雙通道，采樣精度為8bit，單通道采樣率可達(dá)1.5Gsps，另外新品ADC08B3000，單 通道芯片，采樣精度為8bit，單通道采樣率可達(dá)3Gsps；Atmel 公司推出的AT84AS004 芯片， 采樣精度為10bit，采樣率可達(dá)2 Gsps，另外商用10 位ADC AT84AS008GL，時(shí)鐘頻率達(dá) 2.2Gsps [2]。

本文介紹了一種基于 FPGA 的超高速數(shù)據(jù)采集與處理系統(tǒng)，該系統(tǒng)采用了國家半導(dǎo)體公 司（National Semiconductor）的高速采樣器件ADC08D1000 芯片與ALTERA 公司的Stratix 系 列FPGA 芯片，可實(shí)現(xiàn)采樣速率1GHz 的雙通道數(shù)據(jù)采集和采樣速率為2GHz 的單通道數(shù)據(jù)采 集。另外，考慮到該數(shù)據(jù)采集系統(tǒng)的后續(xù)數(shù)據(jù)處理問題，采用了TI 公司的TMS320C6000 系 列DSP 芯片完成后端數(shù)據(jù)的處理。

1 系統(tǒng)硬件設(shè)計(jì)

本文設(shè)計(jì)的基于FPGA的高速數(shù)據(jù)采集與處理系統(tǒng)硬件原理框圖如圖1所示，該數(shù)據(jù)采集 系統(tǒng)為雙通道數(shù)據(jù)采集系統(tǒng)，單片ADC08D1000集成了雙通道模數(shù)轉(zhuǎn)換功能，采樣速率為 1GHz。如果該系統(tǒng)只需要完成一路信號(hào)的數(shù)據(jù)采集，那么可以選擇ADC08D1000工作于交叉 采樣模式，此時(shí)，只需要將信號(hào)接于信號(hào)輸入1端，信號(hào)輸入2端懸空，這樣即可實(shí)現(xiàn)采樣速率為2GHz信號(hào)的數(shù)據(jù)采集。采樣后的數(shù)字信號(hào)送入FPGA進(jìn)行預(yù)處理，預(yù)處理后的數(shù)字信號(hào)送 入DSP做相應(yīng)的后續(xù)處理。另外，可通過USB接口芯片將所需數(shù)據(jù)傳給PC機(jī)，完成數(shù)據(jù)的存 儲(chǔ)、處理與顯示等。

1.1 PLL 時(shí)鐘電路

該高速數(shù)據(jù)采集系統(tǒng)工作所需的時(shí)鐘頻率為1GHz，為了能提供一個(gè)穩(wěn)定的時(shí)鐘，該系統(tǒng) 時(shí)鐘源采用了ADI公司新推出鎖相環(huán)頻率合成器ADF4360-7。該芯片是個(gè)集成的整數(shù)N合成器 和壓控振蕩器（VCO）。它的中心頻率由外置電感決定，頻率范圍從350MHz到1800MHz。另 外還有一個(gè)二分頻可選擇，這樣使用者可以得到175MHz~900MHz的RF輸出。該芯片采用簡單 的3線控制來完成所有寄存器的控制與使用。

該芯片輸出頻率計(jì)算公式如下：

其中 REFIN f 為輸入?yún)⒖碱l率；P為分頻模數(shù)；A、B、R分別為三個(gè)寄存器的輸入值。ADF4360 -7芯片提供8 /9或16/17兩種計(jì)數(shù)模式，一般情況下，當(dāng)輸出頻率較高的時(shí)候選用16 /17計(jì)數(shù)器, 輸出頻率較低的選用8/9 計(jì)數(shù)器。根據(jù)上面的公式，為了系統(tǒng)輸出1GHz 的頻率， 當(dāng) f REFIN = 16MHz 時(shí)，通過計(jì)算可得出：當(dāng)R = 16，P = 16，B = 62，A = 8時(shí)，滿足公式 的0 f 輸出為1GHz。另外為了能正確配置該芯片，要求三個(gè)寄存器的配置順序依次為：R寄存 器、C寄存器和N寄存器。且根據(jù)電容N C 值選取的不同，C寄存器和N寄存器之間的時(shí)間間隔 必須滿足一定的要求。由于該系統(tǒng)中C N = 10 uF，因此C寄存器和N寄存器之間的時(shí)間間隔T 必須滿足T ≥ 10ms。

1.2 高速AD 采樣電路

本系統(tǒng)的 AD 采樣電路選用的是國家半導(dǎo)體公司于2005 年推出的雙通道低功耗的高速8 位A／D 轉(zhuǎn)換器ADC08D1000，其最高單通道采樣頻率達(dá)1.3 GHz，全功率帶寬(FPBW)為1.7 GHz，在500 MHz 標(biāo)準(zhǔn)信號(hào)輸入的情況下可以獲得7.4 位的有效采樣位數(shù)。整個(gè)A／D 轉(zhuǎn)換器 用單電源1.9 V 供電，內(nèi)帶高質(zhì)量參考源和高性能采樣保持電路，每個(gè)通道均為差分輸入，采 樣范圍可選為650 mV 或870 mV(峰-峰值)，而且功耗只有 1.6W。由于這款芯片設(shè)有創(chuàng)新的可 全面編程的雙邊取樣功能，只要利用內(nèi)置的兩個(gè)轉(zhuǎn)換器進(jìn)行交替取樣，便可將每一通道的取 樣速度提高至 2 GSPS。該芯片設(shè)有粗略及精細(xì)的時(shí)間調(diào)控功能，讓每一通道的取樣時(shí)鐘能以 每一步級(jí)為 0.1 微微秒 (pico-second) 的調(diào)校幅度各自獨(dú)立校準(zhǔn)。該芯片的三線串行總線控制 取樣率的調(diào)校幅度、芯片的其他功能以及獨(dú)立控制的 I 與 Q 通道的增益與補(bǔ)償微調(diào)功能。 由于 ADC08D1000 芯片的功率極低，因此系統(tǒng)設(shè)計(jì)工程師無需為系統(tǒng)加設(shè)散熱扇或散熱器， 有助節(jié)省電路板的板面空間，以及降低產(chǎn)品的開發(fā)成本。ADC08D1000 內(nèi)部結(jié)構(gòu)框圖如圖2 所示。

1.3FPGA 電路設(shè)計(jì)

隨著可編程器件 FPGA 的集成度和速度不斷提高，設(shè)計(jì)手段也更加完善，F(xiàn)PGA 以其編程 靈活性被廣為使用。本設(shè)計(jì)中FPGA 選用Altera 公司的Stratix 系列的EP1S40 器件，該器件繼 承了Altera 公司Stratix 系列的共同優(yōu)點(diǎn)，由于引入了嶄新的自適應(yīng)邏輯模塊(ALM)，使得Stratix 有更高的性能和邏輯封裝、更少的邏輯和布線級(jí)數(shù)以及更強(qiáng)的DSP 支持。

本設(shè)計(jì)中 FPGA 配置方面采用的是主動(dòng)串行（AS）配置方式與JTAG 方式相結(jié)合，可以 通過將FPGA 芯片的MSEL3、MSEL2、MSEL1 和MSEL0 引腳驅(qū)動(dòng)為高電平或低電平來選擇 配置的方式，該設(shè)計(jì)最終選擇的是時(shí)鐘為40MHz 的快速AS 配置。

FPGA 內(nèi)部功能上，主要根據(jù)具體設(shè)計(jì)方案而定，由于該硬件平臺(tái)設(shè)計(jì)考慮到了系統(tǒng)的可 擴(kuò)展性，從器件的選擇上就對(duì)系統(tǒng)的資源進(jìn)行了*估，因此該設(shè)計(jì)選用的FPGA 從功能設(shè)計(jì) 上可選性較多，通用性較強(qiáng)，基本上可以實(shí)現(xiàn)一般要求下的數(shù)字信號(hào)的預(yù)處理功能。

1.4 DSP 電路設(shè)計(jì)

該系統(tǒng) DSP 采用的TI 公司最新推出的高性能定點(diǎn)DSPTMS320C6416，其時(shí)鐘頻率可達(dá) 600MHz，最高處理能力為4800MIPS，軟件與C62X 完成兼容，采用先進(jìn)的甚長指令結(jié)構(gòu)（VLIW) 的DSP 內(nèi)核有6 個(gè)ALU（32/40bit），每個(gè)時(shí)鐘周期可以執(zhí)行8 條指令，所有指令都可以條件 執(zhí)行[3]。該DSP 具有Viterbi 譯碼協(xié)處理器（VCP）和Turbo 譯碼協(xié)處理器（TCP)；采用兩級(jí) 緩存結(jié)構(gòu)，一級(jí)緩存（L1)由128Kbit 的程序緩存和128Kbit 的數(shù)據(jù)緩存組成，二級(jí)緩存（L2) 為8Mbit；有2 個(gè)擴(kuò)展存儲(chǔ)器接口（EMIF)，一個(gè)為64bit（EMIFA)，一個(gè)為16bit（EMIFA)， 可以與異步（SRAM、EPROM)/同步存儲(chǔ)器（SDRAM、SBSRAM、ZBTSRAM、FIFO）無縫 連接，最大可尋址范圍為1280MB；具有擴(kuò)展的直接存儲(chǔ)器訪問控制器（EDMA），可以提供 64 條獨(dú)立的DMA 通道；主機(jī)接口（HPI)總線寬度可由用戶配置（32/16bit），具有32bit/33MHz， 3.3V 的PCI 主/從接口，該接口符合PCI 標(biāo)準(zhǔn)2.2 版，有3 個(gè)多通道串口（McBSPs），每個(gè) McBSPs 最多可支持256 個(gè)通道，能直接與T1/E1、MVIP、SCSA 接口，并且與Motorola 的 SPI 接口兼容，片內(nèi)還有一個(gè)16 針的通用輸入輸出接口（GPIO）。

1.5 USB 接口電路

為了可以將采集到的數(shù)據(jù)可以傳給PC機(jī)以實(shí)時(shí)顯示，該系統(tǒng)設(shè)計(jì)了USB接口電路。該接 口電路主要采用了Cypress公司的USB2.0的集成微控制器CY7C68013，它內(nèi)部集成了1個(gè)增強(qiáng)型 的8051、1個(gè)智能USB串行接口引擎、1個(gè)USB數(shù)據(jù)收發(fā)器、3個(gè)8位I／O口、16位地址線、8.5 KB 的RAM和4K的BFIFO等。增強(qiáng)性8051內(nèi)核完全與標(biāo)準(zhǔn)8051兼容，而性能可達(dá)到標(biāo)準(zhǔn)8051的3 倍以上，其框圖如圖3所示[4]。

2 系統(tǒng)軟件設(shè)計(jì)

2.1 FPGA 內(nèi)部功能設(shè)計(jì)

該高速數(shù)據(jù)采集系統(tǒng)FPGA 內(nèi)部功能主要包括系統(tǒng)全局時(shí)鐘模塊、PLL 時(shí)鐘配置模塊、 AD 采樣配置模塊、數(shù)據(jù)率轉(zhuǎn)換模塊以及FIFO 模塊。FPGA 程序的開發(fā)在QuartusⅡ6.0 環(huán)境 下，主要采用了模塊化編程與VDHL 語言編程相結(jié)合，實(shí)現(xiàn)各功能模塊開發(fā)。

2.2DSP 軟件設(shè)計(jì)

系統(tǒng)采用了 DSP 來完成后續(xù)數(shù)字信號(hào)的處理，根據(jù)對(duì)高速AD 采集后的數(shù)據(jù)做相應(yīng)的數(shù) 據(jù)預(yù)處理，通過中斷控制信號(hào)來完成對(duì)DSP 的啟動(dòng)控制。本設(shè)計(jì)中的信號(hào)處理主要圍繞數(shù)據(jù) 采集預(yù)處理后的I、Q 信號(hào)量進(jìn)行一系列的處理，包括每一路信號(hào)的瞬時(shí)幅度、瞬時(shí)相位、瞬 時(shí)頻率以及對(duì)采樣信號(hào)的頻譜的分析（FFT 變換）等的處理。

2.3 USB 程序設(shè)計(jì)

該系統(tǒng)的軟件設(shè)計(jì)主要包括兩部分，一部分是固件設(shè)計(jì)，另一部分是驅(qū)動(dòng)和應(yīng)用程序。 本方案中的固件設(shè)計(jì)思路是：在Cypress公司自己提供的固件開發(fā)軟件平臺(tái)上，結(jié)合該固件工 程所提供的FW.C，BUI K.C，DSCR.A51，F(xiàn)X2.H，F(xiàn)X2REGS.H等文件，運(yùn)用高級(jí)語言C51進(jìn) 行編程。固件程序的載入方式為：使用CY7C68013特有的軟配置功能，將固件程序存儲(chǔ)到計(jì) 算機(jī)中，當(dāng)設(shè)備接入U(xiǎn)SB電纜時(shí)，通過Cypress公司提供的開發(fā)軟件Usb Control Panel的 Download項(xiàng)，將固件載入到控制芯片中[5]。

系統(tǒng)的驅(qū)動(dòng)程序部分用Windows2000 DDK編寫，控制USB接口的工作。在驅(qū)動(dòng)程序的設(shè) 計(jì)中使用了EZ-loader，它能在Windows驅(qū)動(dòng)程序裝入以后，第一次先加載EZ-loader，進(jìn)行第一 次“枚舉”，然后由EZ-loader再加載本來的固件程序，讓系統(tǒng)進(jìn)行第二次“枚舉”。

高級(jí)應(yīng)用程序建立在驅(qū)動(dòng)程序之上，選用VC++6.0的開發(fā)環(huán)境來開發(fā)應(yīng)用程序。它以驅(qū)動(dòng) 程序?yàn)闃蛄?，?duì)USB設(shè)備進(jìn)行命令控制，處理USB設(shè)備傳回的數(shù)據(jù)，例如波形顯示，頻譜分析 等。

3 實(shí)驗(yàn)測(cè)試結(jié)果

在完成了超高速數(shù)據(jù)采集與處理系統(tǒng)的設(shè)計(jì)與調(diào)試的基礎(chǔ)上，對(duì)該系統(tǒng)的數(shù)據(jù)采集情況 進(jìn)行了實(shí)際測(cè)試。輸入信號(hào)形式：脈沖波；載波頻率：100MHz；重復(fù)周期：1ms；脈寬：100us。 將預(yù)先編好的程序下載到FPGA中，并通過SignalTapⅡ嵌入式邏輯分析觀察數(shù)據(jù)采集的波形。 其中觸發(fā)信號(hào)頻率為125MHz，觀察信號(hào)為AD采樣數(shù)據(jù)經(jīng)過數(shù)據(jù)率轉(zhuǎn)換模塊后的多路信號(hào)波 形，圖4為數(shù)據(jù)采集結(jié)果。

4 結(jié)論

介紹了一種基于FPGA的超高速數(shù)據(jù)采集與處理系統(tǒng)，對(duì)系統(tǒng)各部分電路設(shè)計(jì)進(jìn)行了詳細(xì) 闡述，并對(duì)后續(xù)處理系統(tǒng)的功能做了簡要介紹。在Quartus6.0環(huán)境下采用了模塊化編程與VDHL 語言編程相結(jié)合實(shí)現(xiàn)系統(tǒng)功能開發(fā)，并借助SignalTapⅡ嵌入式邏輯分析儀對(duì)高速采樣系統(tǒng)進(jìn) 行了測(cè)試，測(cè)試結(jié)果正確。該超高速數(shù)據(jù)采集與處理系統(tǒng)可以通過修改FPGA內(nèi)部程序來實(shí)現(xiàn) 其它功能擴(kuò)展，并利用后續(xù)DSP的強(qiáng)大實(shí)時(shí)處理能力，完成更為復(fù)雜的數(shù)字信號(hào)處理。因此該 系統(tǒng)在工程應(yīng)用上具有較強(qiáng)的通用性。

[1].MAXIM datasheethttp://www.dzsc.com/datasheet/MAXIM+_1062568.html.
[2].MAX108 datasheethttp://www.dzsc.com/datasheet/MAX108+_470818.html.
[3].ADC08D1500 datasheethttp://www.dzsc.com/datasheet/ADC08D1500+_6678.html.
[4].ADC08B3000datasheethttp://www.dzsc.com/datasheet/ADC08B3000_2046111.html.
[5].ADC08D1000 datasheethttp://www.dzsc.com/datasheet/ADC08D1000+_965084.html.
[6].TMS320C6000 datasheethttp://www.dzsc.com/datasheet/TMS320C6000+_891022.html.
[7].ADF4360-7datasheethttp://www.dzsc.com/datasheet/ADF4360-7_1131284.html.
[8].EP1S40 datasheethttp://www.dzsc.com/datasheet/EP1S40+_1438088.html.
[9].ALUdatasheethttp://www.dzsc.com/datasheet/ALU_2089372.html.
[10].PCI datasheethttp://www.dzsc.com/datasheet/PCI+_1201469.html.
[11].CY7C68013datasheethttp://www.dzsc.com/datasheet/CY7C68013_1054335.html.