FPGA
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FPGA中增加SPI和BPI配置模式
在Xilinx新一代的FPGA中增加了SPI和BPI配置模式，好處是成本低、設(shè)計者選擇余地大及配置方便等優(yōu)點。例如，Spartan-3E器件支持多種Vendor(生產(chǎn)商)提供的SPI和BPIFlash產(chǎn)品。對于SPI Flash器件可以通過Xilinx的Cable-
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FPGA器件配置流程
Xilinx的FPGA器件配置流程共有4個階段，每個階段分別執(zhí)行不同的命令和操作。這4個階段分別為配置存儲器清除、初始化、裝入配置數(shù)據(jù)和啟動器件，下面以Spartan-3的加載為例說明這個過程。 (1)配置存儲器清除階段(如圖
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配置FPGA器件時的常見問題
在配置FPGA器件時的常見問題及其解決方法。 (1)當(dāng)模式改變后，同時需要修改產(chǎn)生位流文件中的配置時鐘的屬性為CCLK或JTAGClock，否則無法配置。 (2)DONE狀態(tài)腳始終為低解決方法：檢查該引腳的負(fù)載是否太重，選擇合適的
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嵌入式多軸運動控制系統(tǒng)軟硬件實現(xiàn)方案
運動控制技術(shù)是推動新的技術(shù)革命和新的產(chǎn)業(yè)革命的關(guān)鍵技術(shù)，高速、高精度始終是運動控制技術(shù)追求的目標(biāo)。運動控制技術(shù)能夠快速發(fā)展主要得益于計算機、高速數(shù)字處理器（DSP）、自動控制、網(wǎng)絡(luò)技術(shù)的發(fā)展，不僅應(yīng)用于數(shù)控機床、工業(yè)機器人、輕工、紡織、化工、冶金等傳統(tǒng)行業(yè)，還在國防、航空航天等多個領(lǐng)域得到廣泛應(yīng)用。
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一文讀懂嵌入式FPGA
嵌入式FPGA(eFPGA)是指將一個或多個FPGA以IP的形式嵌入ASIC，ASSP或SoC等芯片中。換句話說，eFPGA是一種數(shù)字可重構(gòu)結(jié)構(gòu)，由可編程互連中的可編程邏輯組成，通常表現(xiàn)為矩形陣列，數(shù)據(jù)輸入和輸出位于邊緣周圍。 eFPGA通常具有數(shù)百或數(shù)千個輸入和輸出，可連接到總線、數(shù)據(jù)路徑、控制路徑、GPIO、PHY或任何需要的器件。
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經(jīng)典款嵌入式智能小車的設(shè)計技巧，提供硬件選型
傳統(tǒng)智能小車，特別是嵌入式系統(tǒng)，一般都是基于單片機或者ARM的嵌入式系統(tǒng)，基本上都由軟件系統(tǒng)和硬件系統(tǒng)組成的，硬件系統(tǒng)方面，跟傳統(tǒng)的搭建硬件環(huán)境一樣，只能做相對裁剪和功能拓展，但是，本項目的課題是通過xilinx的FPGA開發(fā)板搭建嵌入式的硬件環(huán)境，從最小系統(tǒng)到IP核的添加，都是根據(jù)需要進行拓展的，實現(xiàn)一對一的拓展，不浪費資源，而且基于F
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如何用C語言描述AES256加密算法最高效？
高級加密標(biāo)準(zhǔn) (AES) 已經(jīng)成為很多應(yīng)用（諸如嵌入式系統(tǒng)中的應(yīng)用等）中日漸流行的密碼規(guī)范。
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主流FPGA簡介
多個平臺中的每一個都針對特定的應(yīng)用領(lǐng)域進行了優(yōu)化，將系統(tǒng)成本降到了最低。 (1) Spartan-3A平臺：針對I/O進行了優(yōu)化。 針對那些I/O數(shù)和性能比邏輯密度更重要的應(yīng)用，特別適用于橋接、差分信號和存儲器接口這些需要
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非易失性FPGA
非易失陛安全FPGA實現(xiàn)最高系統(tǒng)集成，Spartan-3AN平臺針對要求非易矢性系統(tǒng)集成、安全性或大型用戶Flash的應(yīng)用. (1) SRAM FPGA和Flash技術(shù)突破性的強強結(jié)合。 (2) 無與倫比的Flash可靠性,加上此前只自SRAM FPGA才具備
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數(shù)字信號處理FPGA Spartan
針對要求集成DSPMAC和擴展存儲器的應(yīng)用. (1)具備多達(dá)53 K個邏輯單元和強大的片上存儲器，可支持高密度設(shè)計。 (2)使用成本優(yōu)化的集成DSP48A Slice，不到30美元即可實現(xiàn)超過20 GMACS的DSP性能。 (3)要求低成本FPGA設(shè)計
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全球速度最快的FPGA
日前，Achronix 半導(dǎo)體公司宣布全球速度最快的 FPGA 現(xiàn)已開始供貨。Speedster 系列的首款產(chǎn)品為 SPD60，該產(chǎn)品系列的速度可達(dá) 1.5 GHz，性能比現(xiàn)有 FPGA 提高了 3 倍。 參加 Achronix 早期試用合作的客戶已經(jīng)利用 S
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FPGA未來發(fā)展道路如何走？
多種趨勢正在將FPGA推向兩條截然不同的發(fā)展道路。
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一文讀懂嵌入式FPGA
嵌入式FPGA(eFPGA)是指將一個或多個FPGA以IP的形式嵌入ASIC，ASSP或SoC等芯片中。 換句話說，eFPGA是一種數(shù)字可重構(gòu)結(jié)構(gòu)，由可編程互連中的可編程邏輯組成，通常表現(xiàn)為
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DDS的FPGA實現(xiàn)設(shè)計
根據(jù)圖1，并假定相位控制字為0，這時DDS的核心部分相位累加器的FPGA的設(shè)計可分為如下幾個模塊：相位累加器SUM99、相位寄存器REG1、正弦查找表ROM和輸出數(shù)據(jù)寄存器REG2，其內(nèi)部組成框圖如圖 2所示。圖中，輸入信號有時
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FPGA與多核CPU使嵌入式設(shè)計更靈活
隨著嵌入式器件在過去數(shù)十年來的爆炸性成長，使得硬件組件及軟件工具都有顯著的改善。雖然有著這種成長與創(chuàng)新，但傳統(tǒng)嵌入式系統(tǒng)的設(shè)計方法卻少有進步，并逐漸變成一種障礙。有鑒于新標(biāo)準(zhǔn)與協(xié)議的快速
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如何為 FPGA 供電尋找最佳解決方案
為 FPGA 應(yīng)用設(shè)計優(yōu)秀電源管理解決方案不是一項簡單的任務(wù)，相關(guān)的技術(shù)討論有很多很多。今天小編要為大家分享的內(nèi)容『FPGA 的電源管理』主要有兩個目的——
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FPGA數(shù)據(jù)采集電路仿真圖
圖1 是FPGA數(shù)據(jù)采集電路VHDL程序設(shè)計仿真圖。請讀者自己對照程序進行仿真分析。 圖1 FPGA數(shù)據(jù)采集電路仿真圖 歡迎轉(zhuǎn)載,信息來自維庫電子市場網(wǎng)（www.dzsc.com）來源:ks991次
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FPGA的VHDL源程序
歡迎轉(zhuǎn)載,信息來自維庫電子市場網(wǎng)（www.dzsc.com）來源:ks990次
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基于ARM和FPGA的CSMA／CA的MAC協(xié)議設(shè)計與實現(xiàn)
引言 基于CSMA／CA的MAC協(xié)議的優(yōu)勢在于其簡單和健壯性，適用于分布式網(wǎng)絡(luò)，每個節(jié)點無需維持和動態(tài)更新周圍相鄰節(jié)點的狀態(tài)信息，可以獨自決定何時接入信道，只要上層有數(shù)據(jù)需要傳輸，MAC層就會對信道
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基于FPGA的160路數(shù)據(jù)采集系統(tǒng)設(shè)計應(yīng)用
1 引言 隨著科學(xué)技術(shù)和國民經(jīng)濟的發(fā)展，電能需求量日益增加，對電能質(zhì)量的要求也越來越高。這對電能質(zhì)量的監(jiān)測提出了挑戰(zhàn)。電能質(zhì)量的監(jiān)測往往需要多通道數(shù)據(jù)采集，但因其覆蓋面積大，周期性強，采集數(shù)據(jù)量大，因此對
