FPGA
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如何快速啟動(dòng)嵌入式系統(tǒng)開(kāi)發(fā)
雖然FPGA的傳統(tǒng)用戶是硬件設(shè)計(jì)者，但是賽靈思的新型嵌入式設(shè)計(jì)平臺(tái)，使得軟件開(kāi)發(fā)人員也能夠在熟悉的環(huán)境中輕松編程，包括Eclipse IDE、編譯器、調(diào)試器、操作系統(tǒng)和庫(kù)。編程可以利用uC/OS-II之類的RTOS 甚至全嵌入式Linux在裸金屬級(jí)完成。
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FPGA系統(tǒng)中三種方式減少亞穩(wěn)態(tài)的產(chǎn)生
在FPGA系統(tǒng)中，如果數(shù)據(jù)傳輸中不滿足觸發(fā)器的Tsu和Th不滿足，或者復(fù)位過(guò)程中復(fù)位信號(hào)的釋放相對(duì)于有效時(shí)鐘沿的恢復(fù)時(shí)間(recovery TIme)不滿足，就可能產(chǎn)生亞穩(wěn)態(tài)，此時(shí)觸發(fā)器輸出端Q在有效時(shí)鐘沿之后比較長(zhǎng)的一段時(shí)間處于不確定的狀態(tài)，在這段時(shí)間里Q端在0和1之間處于振蕩狀態(tài)，而不是等于數(shù)據(jù)輸入端D的值。這段時(shí)間稱為決斷時(shí)間(resoluTIon TIme)。經(jīng)過(guò)resoluTIon time之后Q端將穩(wěn)定到0或1上，但是穩(wěn)定到0或者1，是隨機(jī)的，與輸入沒(méi)有必然的關(guān)系。
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基于DSP Builder數(shù)字信號(hào)處理器的FPGA設(shè)計(jì)
以往基于FPGA的數(shù)字信號(hào)處理系統(tǒng)的模型及算法采用VHDL或VerilogHDL等硬件描述語(yǔ)言描述。但這些硬件描述語(yǔ)言往往比較復(fù)雜，而采用Altera公司推出的專門針對(duì)數(shù)字信號(hào)處理器設(shè)計(jì)工具DSP BuildIer則可大大簡(jiǎn)化設(shè)計(jì)過(guò)程，提高設(shè)計(jì)效率。
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具有多個(gè)電壓軌的FPGA和DSP電源設(shè)計(jì)實(shí)例
大多數(shù)電子產(chǎn)品由于包含一個(gè)或多個(gè)FPGA或DSP數(shù)字處理芯片而需要提供多個(gè)電源軌。在為這些數(shù)字IC供電時(shí)，有多種方案可以選擇，也有許多潛在的陷阱需要避免。在“具有多個(gè)電壓軌的FPGA和DSP應(yīng)用的電源設(shè)計(jì)方法”一文中，作者提出了多電壓軌FPGA和DSP應(yīng)用的電源解決方案，討論了功率預(yù)算和排序選擇等在系統(tǒng)水平所關(guān)注的問(wèn)題。本文將著重討論如何在各種類型的點(diǎn)到負(fù)載點(diǎn)(POL)直流/直流轉(zhuǎn)換器之間做出選擇，并討論如何設(shè)計(jì)這些轉(zhuǎn)換器才能滿足直流精度以及啟動(dòng)和暫態(tài)要求。
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FPGA工程師應(yīng)如何挑選ADC和DAC
將具有信號(hào)處理功能的FPGA與現(xiàn)實(shí)世界相連接，需要使用模數(shù)轉(zhuǎn)換器(ADC)或數(shù)模轉(zhuǎn)換器(DAC) 一旦執(zhí)行特定任務(wù)，F(xiàn)PGA系統(tǒng)必須與現(xiàn)實(shí)世界相連接，而所有工程師都知道現(xiàn)實(shí)世界是
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FPGA中的冒險(xiǎn)現(xiàn)象和如何處理毛刺
冒險(xiǎn)往往會(huì)影響到邏輯電路的穩(wěn)定性。時(shí)鐘端口、清零和置位端口對(duì)毛刺信號(hào)十分敏感，任何一點(diǎn)毛刺都可能會(huì)使系統(tǒng)出錯(cuò)，因此判斷邏輯電路中是否存在冒險(xiǎn)以及如何避免冒險(xiǎn)是設(shè)計(jì)人員必須要考慮的問(wèn)題。
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FPGA
如今，F(xiàn)PGA 功能強(qiáng)大且管腳數(shù)目極大，可為工程師提供大量機(jī)會(huì)來(lái)提升特性和功能，同時(shí)還能降低產(chǎn)品成本。隨著復(fù)雜度增加，將這些器件集成到印刷電路板也成為了一項(xiàng)嚴(yán)峻的挑戰(zhàn)。數(shù)百個(gè)邏輯信號(hào)需映射到器件的物理管腳輸
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FPGA和ASIC之間界限正在模糊，F(xiàn)PGA為未來(lái)的ASIC提供設(shè)計(jì)架構(gòu)
與以前的自我相比，現(xiàn)在的FPGA不再僅僅是查找表(LUT)和寄存器的集合，而是已經(jīng)遠(yuǎn)遠(yuǎn)超出了現(xiàn)在的體系結(jié)構(gòu)的探索，為未來(lái)的ASIC提供設(shè)計(jì)架構(gòu)。該系列器件現(xiàn)在包括從基本的可編
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基于FPGA的高速PCB的設(shè)計(jì)
隨著現(xiàn)場(chǎng)可編程門陣列(FPGA)已發(fā)展成為真正的可編程系統(tǒng)級(jí)芯片，利用這些芯片設(shè)計(jì)印制電路板(PCB)的任務(wù)變得愈加復(fù)雜。要完全實(shí)現(xiàn)FPGA 的功能，需要對(duì)PCB 板進(jìn)行精心設(shè)計(jì)。采用高速FPGA 進(jìn)行設(shè)計(jì)時(shí)，在板開(kāi)發(fā)之前和開(kāi)
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基于DSP的H.264編碼器的電路設(shè)計(jì)
H.264是ITU-T的視頻編碼專家組(VCEG)和ISO／IEC的活動(dòng)圖像專家組(MPEG)聯(lián)合制定的視頻壓縮標(biāo)準(zhǔn)。它在H.263／H.263++的基礎(chǔ)上發(fā)展,在繼承所有編碼壓縮技術(shù)優(yōu)點(diǎn)。
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FPGA/DSP技術(shù)的1553B飛機(jī)總線系統(tǒng)通訊軟件的設(shè)計(jì)
目前，隨著工藝和技術(shù)的進(jìn)步，集成電路技術(shù)的發(fā)展已經(jīng)使得在一個(gè)芯片上集成一個(gè)可編程系統(tǒng)（Programmable System ON a Chip，PSOC）成為可能。其中，現(xiàn)場(chǎng)可編程門陣列.
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基于FPGA的多DSP紅外實(shí)時(shí)圖像處理系統(tǒng)電路設(shè)計(jì)
隨著紅外探測(cè)技術(shù)迅猛的發(fā)展，當(dāng)今紅外實(shí)時(shí)圖像處理系統(tǒng)所要處理的數(shù)據(jù)量越來(lái)越大，速度要求也越來(lái)越快，利用目前主流的單DSP+ FPGA硬件架構(gòu)進(jìn)行較為復(fù)雜的圖像處理算法運(yùn)算時(shí).
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基于FPGA與ADSP TS201的總線接口設(shè)計(jì)方案
在雷達(dá)信號(hào)處理、數(shù)字圖像處理等領(lǐng)域中，信號(hào)處理的實(shí)時(shí)性至關(guān)重要。由于FPGA芯片在大數(shù)據(jù)量的底層算法處理上的優(yōu)勢(shì)及DSP芯片在復(fù)雜算法處理上的優(yōu)勢(shì)，DSP+FPGA的實(shí)時(shí)信號(hào)處理系統(tǒng)的應(yīng)用.
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Linux基礎(chǔ)架構(gòu)在晶心平臺(tái)上的移植研究
鑒于越來(lái)越多使用者將Linux移植到晶心平臺(tái)(Andes Embedded?)上(AndesCore? N12或N10)，本文的目的在協(xié)助使用者快速、有效率的將Linux 移植到自建的FPGA板子上(CPU是AndesCore? 的 N12或N10)。筆者曾協(xié)助多家公司工程師進(jìn)行Linux移植到晶心平臺(tái)的工作，將Linux移植過(guò)程容易遭遇的問(wèn)題與盲點(diǎn)進(jìn)行實(shí)際說(shuō)明，期望能對(duì)使用者有所幫助，也希望讀者不吝指教提供您寶貴的意見(jiàn)。
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分布式網(wǎng)絡(luò)化視頻監(jiān)控系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)，系統(tǒng)框圖、硬件原理
構(gòu)建以FPGA為核心的通信處理模塊，內(nèi)置一個(gè)32位處理器，加載uCLinux操作系統(tǒng)，驅(qū)動(dòng)兩個(gè)CMOS接口、一個(gè)SPI射頻接口、一個(gè)以太網(wǎng)接口、一塊液晶顯示器；硬件加速定位、圖像預(yù)處理、編碼等算法；開(kāi)發(fā)良好人機(jī)交互接口。
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用FPGA技術(shù)實(shí)現(xiàn)某新型通信設(shè)備中PCM碼流處理
摘 要：本文根據(jù)FPGA器件的特點(diǎn)，介紹了應(yīng)用FPGA設(shè)計(jì)某通信設(shè)備中PCM碼流處理模塊的一種方案。并就設(shè)計(jì)中遇到的問(wèn)題進(jìn)行了分析。關(guān)鍵詞：FPGA；RAM 引言由于FPGA器件可實(shí)現(xiàn)所有數(shù)字電路功能 ，具有結(jié)構(gòu)靈活、設(shè)計(jì)周
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LabVIEW FPGA和軟件設(shè)計(jì)射頻儀器優(yōu)勢(shì)詳解
概覽 無(wú)線設(shè)備的數(shù)量、通信標(biāo)準(zhǔn)的多樣性，以及調(diào)制方案的復(fù)雜度，每一年都在不斷增加。而隨著每一代新技術(shù)的誕生，由于使用傳統(tǒng)技術(shù)測(cè)試無(wú)線設(shè)備，需要大量更復(fù)雜的測(cè)試設(shè)備，其成本也在不斷
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基于FPGA的全數(shù)字鎖相環(huán)路的設(shè)計(jì)
摘 要： 介紹了應(yīng)用VHDL技術(shù)設(shè)計(jì)嵌入式全數(shù)字鎖相環(huán)路的方法。詳細(xì)敘述了其工作原理和設(shè)計(jì)思想，并用可編程邏輯器件FPGA予以實(shí)現(xiàn)。關(guān)鍵詞： VHDL語(yǔ)言 全數(shù)字鎖相環(huán)路(DPLL) 片上系統(tǒng)(SOC) FPGA 數(shù)字鎖相環(huán)路已在數(shù)
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基于Altera FPGA的軟硬件協(xié)同仿真
摘要：簡(jiǎn)要介紹了軟硬件協(xié)同仿真技術(shù)，指出了在大規(guī)模FPGA開(kāi)發(fā)中軟硬件協(xié)同仿真的重要性和必要性，給出基于Altera FPGA的門級(jí)軟硬件協(xié)同仿真實(shí)例。關(guān)鍵詞：系統(tǒng)級(jí)芯片設(shè)計(jì)；軟硬件協(xié)同仿真；FPGA； 中圖分類號(hào)：TN4
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基于FPGA的HMAC_SHA1_96算法設(shè)計(jì)與實(shí)現(xiàn)
摘要：在簡(jiǎn)要介紹安全散列函數(shù)SHA1和HMAC_SHA1_96算法體系的基礎(chǔ)上，結(jié)合FPGA芯片(Altera 的APEX20KE系列)的特點(diǎn)，進(jìn)行信息安全加密驗(yàn)證算法的硬件系統(tǒng)優(yōu)化設(shè)計(jì)和驗(yàn)證。本文討論了該優(yōu)化設(shè)計(jì)的步驟和方法, 給出了較好
