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Chiplet互連的信號完整性優(yōu)化：UCIe接口的S參數(shù)提取與眼圖分析
隨著Chiplet技術成為異構集成的主流方案，UCIe（Universal Chiplet Interconnect Express）接口的信號完整性成為制約系統(tǒng)性能的關鍵瓶頸。本文提出一種基于多物理場仿真的信號完整性優(yōu)化方法，通過全波電磁仿真提取UCIe接口的S參數(shù)，結合時域眼圖分析評估通道性能。實驗表明，該方法使UCIe通道的插入損耗降低22%，眼圖張開度提升35%，誤碼率（BER）優(yōu)于10^-15，為3nm及以下制程Chiplet設計提供可靠保障。
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Chiplet互連接口的底層協(xié)議，從UCIe標準到3D堆疊的信號完整性挑戰(zhàn)
Chiplet技術通過模塊化設計將復雜芯片拆分為多個獨立小芯片，利用先進封裝技術實現(xiàn)高密度互連，成為突破傳統(tǒng)單片集成性能瓶頸的關鍵路徑。其核心挑戰(zhàn)在于構建標準化、低延遲、高帶寬的互連接口協(xié)議，并解決3D堆疊封裝帶來的信號完整性難題。UCIe作為行業(yè)主導的開放標準，與3D堆疊封裝技術共同推動Chiplet生態(tài)發(fā)展，但也面臨多維度技術挑戰(zhàn)。
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人工智能時代的芯片新思維：Arm構筑AI新根基
AI時代，芯片設計就像一場高難度的平衡游戲：性能要強、能耗要低、安全要牢、開發(fā)要快。就像Kevork所說的，“計算的未來，尤其是AI的未來，取決于我們能否持續(xù)突破芯片技術的極限?！彪S著新工藝節(jié)點需要更緊密的合作，芯片設計與制造之間的傳統(tǒng)界限正在逐漸消失。新的時代需要具備創(chuàng)造力、系統(tǒng)級思維，以及對能效的不懈追求。
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Chiplet間高速鏈路信號完整性仿真：光電混合建模與S參數(shù)提取技術
隨著芯片設計復雜度的提升，Chiplet（芯粒）技術憑借其高良率、低成本和異構集成優(yōu)勢成為行業(yè)焦點。然而，Chiplet間通過高密度互連（如硅中介層或再分布層RDL）實現(xiàn)的高速鏈路，面臨信號完整性的嚴峻挑戰(zhàn)。特別是在數(shù)據(jù)速率達到56Gbps甚至更高的場景下，串擾、反射和損耗等問題尤為突出。本文將探討光電混合建模與S參數(shù)提取技術在Chiplet間高速鏈路信號完整性仿真中的應用。
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芯粒技術厲害在哪？使用芯粒技術需要考慮什么？
為增進大家對芯粒技術的認識，本文將對芯粒技術的厲害之處以及使用芯粒技術需要考慮的兩點因素予以介紹。
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芯粒技術講解：使用芯粒技術需要面對哪些挑戰(zhàn)？
為增進大家對芯粒技術的認識，本文將對使用芯粒技術時需要面對的挑戰(zhàn)予以介紹。
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chiplet有哪些技術優(yōu)勢？chiplet仿真面臨著哪些挑戰(zhàn)？
為增進大家對chiplet的認識，本文將對chiplet、chiplet具備的技術優(yōu)勢以及chiplet仿真面臨的挑戰(zhàn)予以介紹。
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何為chiplet？chiplet和CPO有什么區(qū)別？
為增進大家對chiplet的認識，本文將對chiplet以及chiplet和CPO的區(qū)別予以介紹。
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chiplet技術有什么優(yōu)點？chiplet和CoWoS之間有什么關系？
為增進大家對chiplet的認識，本文將對chiplet技術的優(yōu)點以及chiplet和CoWoS的關系予以介紹。
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從1965年沉睡到現(xiàn)在的狂熱復興，Chiplet在AI中迎來自己的黃金時代
自1965年首次提出以來，Chiplet技術一直沒有引起廣泛關注，直到最近幾年隨著技術發(fā)展和市場需求的變化，才迎來復興的機遇。傳統(tǒng)的單芯片設計在摩爾定律逐漸接近物理極限后，面臨著日益嚴峻的挑戰(zhàn)。特別是在人工智能等高性能計算應用中，單芯片設計已無法滿足日益增長的計算需求，同時成本和功耗問題也日益嚴重。在這種背景下，Chiplet技術通過模塊化設計的方式，突破了單片集成的瓶頸，提供了更具成本效益的解決方案。借助封裝技術的突破和異構計算需求的增長，Chiplet在AI領域的廣泛應用，標志著其進入了真正的“黃金時代”。
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全球首發(fā)Chiplet 國產(chǎn)自駕芯片來了！北極雄芯啟明935A成功點亮
12月25日消息，國產(chǎn)芯片企業(yè)北極雄芯宣布，“啟明935A”系列芯片已經(jīng)成功點亮，并完成各項功能性測試，達到車規(guī)級量產(chǎn)標準。
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實現(xiàn)芯粒間高速互連互通，助力中國Chiplet產(chǎn)業(yè)發(fā)展
Chiplet技術不僅為國內(nèi)半導體企業(yè)提供了突破傳統(tǒng)單片設計的機會，也在芯片產(chǎn)業(yè)自主可控的過程中扮演了重要角色?；ミBIP，作為Chiplet架構的核心組件之一，正是實現(xiàn)不同模塊之間高效通信的關鍵，為系統(tǒng)集成和功能擴展提供了強大支持。在這一過程中，奎芯科技作為國內(nèi)半導體互連IP領域的先鋒企業(yè)，積極推動Chiplet技術的發(fā)展和應用。
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大算力硬件“牛市”即將開啟！戴偉民博士解讀AIGC芯片的機遇與挑戰(zhàn)
2024年7月6日下午，由上海開放處理器產(chǎn)業(yè)創(chuàng)新中心和芯原微電子（上海）股份有限公司主辦的“RISC-V和生成式AI論壇”，在上海世博中心成功召開。芯原股份創(chuàng)始人、董事長兼總裁戴偉民博士發(fā)表了關于“AIGC芯片的機遇與挑戰(zhàn)”的精彩演講。這一演講不僅深入分析了人工智能技術的歷史發(fā)展和當前趨勢，還預測了這些技術將如何在未來塑造半導體行業(yè)，特別是在AIGC領域的應用和發(fā)展。
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從AGI 到互聯(lián)技術元年，重塑算力世界秩序
ChatGPT?誕生一年后，以Sora為代表的 AGI 實現(xiàn)突破性進展，再度引爆了高性能計算市場。面對以天為單位飛速迭代的算力需求，以及單個處理器性能的增長困境（Scale up），促使企業(yè)轉向擴展計算集群規(guī)模，踏上Scale out 之路。從此，行業(yè)所面臨的核心挑戰(zhàn)也從“單個芯片-集群”，“算力-互聯(lián)”轉變。伴隨AGI的誕生，互聯(lián)元年同步開啟。
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重磅！中科院造出256核大芯片
近日，中國科學院計算技術研究所的研究人員在國際電子期刊雜志上發(fā)表了一篇研究報告，基于光刻和芯粒逼近瓶頸的背景下，研究出了一種先進的 256 核大芯片！據(jù)悉，該芯片由 16 組小芯片（Chiplet）組成，每個小芯片擁有 16 個 RISC-V 內(nèi)核，均支持可編程/重配置，共計 256 核心，被命名為 “浙江”。
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打造算力時代的互聯(lián)IP，加速Chiplet生態(tài)構建 ——專訪奎芯科技副總裁唐睿
Chiplet是一種微型集成電路技術，它代表了半導體設計和制造的新趨勢。在傳統(tǒng)的單一SoC設計中，所有的功能都被集成到一塊大型芯片上。相比之下，Chiplet設計采用了一種模塊化方法，將不同的功能劃分到多個小型芯片上，然后通過高速互聯(lián)技術將這些芯片組合起來形成完整的系統(tǒng)。
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迎戰(zhàn)高端芯片設計挑戰(zhàn)，合見工軟提供了哪些“神器”？
近日，第11屆EEVIA年度中國硬科技媒體論壇暨產(chǎn)業(yè)鏈研創(chuàng)趨勢展望研討會在深圳召開，上海合見工業(yè)軟件集團產(chǎn)品工程副總裁孫曉陽在會上發(fā)布了主題為“把握芯片設計關鍵核心，助力國產(chǎn)EDA新格局”的演講。
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曝國產(chǎn)Chiplet小芯片工藝穩(wěn)定量產(chǎn)
據(jù)報告，長電科技公司推出的XDFOI Chiplet高密度多維異構集成系列工藝已進入穩(wěn)定量產(chǎn)階段，同步實現(xiàn)國際客戶4nm節(jié)點多芯片系統(tǒng)集成封裝產(chǎn)品出貨。
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Chiplet 漸成主流，半導體行業(yè)應如何攜手迎挑戰(zhàn)、促發(fā)展？
相比傳統(tǒng)的系統(tǒng)級芯片(SoC)，Chiplet 能夠提供許多卓越的優(yōu)勢，如更高的性能、更低的功耗和更大的設計靈活性。因此，半導體行業(yè)正在構建一個全面的 Chiplet 生態(tài)系統(tǒng)，以充分利用這些優(yōu)勢。隨著異構集成(HI)的發(fā)展迎來了巨大挑戰(zhàn)，行業(yè)各方攜手合作發(fā)揮 Chiplet 的潛力變得更加重要。前段時間，多位行業(yè)專家齊聚在一場由 SEMI 舉辦的活動，深入探討了如何助力 Chiplet 生態(tài)克服發(fā)展的挑戰(zhàn)。
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中國Chiplet的機遇與挑戰(zhàn)及芯片接口IP市場展望
在探討Chiplet(小芯片)之前，摩爾定律是繞不開的話題。戈登·摩爾先生在1965 年提出了摩爾定律：每年單位面積內(nèi)的晶體管數(shù)量會增加一倍，性能也會提升一倍。這意味著，在相同價格的基礎上，能獲得的晶體管數(shù)量翻倍。不過，摩爾先生在十年后的1975年，把定律的周期修正為24個月。至此，摩爾定律已經(jīng)影響半導體行業(yè)有半個世紀。
