DSP和FPGA的電視觀瞄系統(tǒng)設(shè)計

FPGA的基準(zhǔn)時鐘為來自DSP輸出的32MHz時鐘，經(jīng)過片內(nèi)數(shù)字時鐘網(wǎng)絡(luò)(PLL)，可以得到系統(tǒng)所需要的多種時鐘。圖文混合主要是控制觀瞄系統(tǒng)顯示屏的顯示內(nèi)容與相應(yīng)的位置。利用EP2S30F484的內(nèi)部RAM配置了許多獨立的小RAM塊，DSP根據(jù)不同的控制命令向這些RAM塊寫入不同的顯示內(nèi)容。FPGA再根據(jù)顯示位置的分布，以記數(shù)的方式在屏幕上控制顯示內(nèi)容輸出，達到圖文混合。

基于FPGA與RS422的MⅢ總線轉(zhuǎn)換板設(shè)計

Avnet Spartan-6 FPGA馬達控制開發(fā)方案(AES－FMC－MC1－G)

最新FPGA的DSP性能介紹

“今天，F(xiàn)PGA越來越多地應(yīng)用在多種DSP中。我們預(yù)計這一趨勢在未來幾年會更加明顯?！泵绹{(diào)查機構(gòu)Berkeley設(shè)計技術(shù)公司做了上述預(yù)測。以Xilinx和Altera為主的兩大FPGA廠商多年前就涉足了DSP應(yīng)用領(lǐng)域，近一、兩年，隨著3G通信、視頻成像等領(lǐng)域的發(fā)展，F(xiàn)PGA for DSP(FPGA的DSP)再次成為了熱點。

基于USB2.0與FPGA技術(shù)的高速數(shù)據(jù)采集系統(tǒng)的設(shè)計

為何大家都自研AI芯片？做芯片有那么容易嗎

從云知聲、出門問問發(fā)布的時間表看，芯片從設(shè)計到量產(chǎn)都只有3年多時間，這與“一個芯片產(chǎn)業(yè)需要幾十年技術(shù)沉淀”的普遍印象相差甚遠(yuǎn)。但實際上，芯片有很多種，生產(chǎn)方式與定義也都有所不同。

OFDM同步算法的FPGA實現(xiàn)

手機語音識別應(yīng)用中DSP的選擇策略

3G手機的數(shù)據(jù)速率將高達2Mbps，因而能支持包括數(shù)據(jù)服務(wù)和互聯(lián)網(wǎng)連接在內(nèi)的各種多媒體應(yīng)用，相對2G產(chǎn)品而言，其主要特點是屏幕更大、鍵盤更小。為了解決用小鍵盤進行撥號和單詞輸入的難題，利用自動語音識別(ASR)功能完成語音撥號將成為3G手機的新特點。本文介紹高性能低成本、低功耗DSP芯片在下一代無鍵盤手機應(yīng)用中的選擇策略。

基于FPGA的快速并行FFT及其在空間太陽望遠(yuǎn)鏡圖像鎖定系統(tǒng)中的應(yīng)用

在空間太陽望遠(yuǎn)鏡的在軌高速數(shù)據(jù)處理中，運算時間是影響系統(tǒng)性能的重要環(huán)節(jié)之一。利用FPGA豐富的邏輯單元實現(xiàn)快速傅里葉變換（FFT），解決 了在軌實時大數(shù)據(jù)量圖像處理與航天級DSP運算速度不足之間的矛盾；利用溢出監(jiān)測移位結(jié)構(gòu)解決了定點運算的動態(tài)范圍問題。經(jīng)過實驗驗證，各項指標(biāo)均達到了設(shè)計要求。

ALTERA FPGA在微處理器系統(tǒng)中的在應(yīng)用配置

ALTERA公司SRAM工藝可編程器件應(yīng)用廣泛，專用配置器件比較昂貴。在具有微處理器的系統(tǒng)中，使用微處理器系統(tǒng)的存儲器來存儲配置數(shù)據(jù)，并通過微處理器配置FPGA，這種方法幾乎不增加成本。微處理器根據(jù)不同的程序應(yīng)用，采用不同的配置數(shù)據(jù)對FPGA進行配置，使FPGA實現(xiàn)與該應(yīng)用有關(guān)的特定功能。詳細(xì)介紹了微處理器系統(tǒng)中連接簡單的被動串行配置方法和被動并行異步配置方法。

FPGA和DSP明幫暗戰(zhàn)，爭奪20億美元高性能信號處理市場

經(jīng)過20多年的努力后，在工藝技術(shù)進步和市場需求的推動下，“大器晚成”的FPGA終于從外圍邏輯應(yīng)用進入到信號處理系統(tǒng)核心。在多個應(yīng)用場合擊敗ASIC后，現(xiàn)在FPGA廠商又開始將目光瞄向了一向是親密戰(zhàn)友的DSP陣營。

基于賽靈思FPGA的數(shù)字頻域干擾抵消器

DSP+FPGA在高速高精運動控制器中的應(yīng)用

數(shù)字信號處理器具有高效的數(shù)值運算能力,并能提供良好的開發(fā)環(huán)境，而可編程邏輯器件具有高度靈活的可配置性。本文描述了通過采用TMS320C32浮點DSP和可編程邏輯器件（FPGA）的組合運用來構(gòu)成高速高精運動控制器， 該系統(tǒng)通過B樣條插值算法對運動曲線進行平滑處理以及運用離散PID算法對運動過程加以控制。

基于FPGA和DSP的高速瞬態(tài)信號檢測系統(tǒng)

目前國內(nèi)急需一種能夠?qū)﹄娀鸸て返陌l(fā)火過程進行實時無損耗監(jiān)測的方法和手段，并根據(jù)監(jiān)測結(jié)果對火工品的可靠性進行準(zhǔn)確的判決和認(rèn)證，解決科研和生產(chǎn)過程中的具體問題。本系統(tǒng)采用感應(yīng)式線圈作為非接觸式啟爆電流的啟爆裝置，并采用高速A/D、FPGA、DSP等先進的集成電路實現(xiàn)了電火工品的無損耗檢測。其主要目的是：第一，解決電火工品可靠性試驗中微秒級瞬態(tài)信號的檢測、處理和存儲技術(shù);第二，為可靠性試驗提供一種在線的無損耗實時檢測系統(tǒng)，以便對電火工品的發(fā)火全過程進行監(jiān)測;第三，為電火工品的發(fā)火可靠性認(rèn)證和評估提供真實的評價依

FPGA為傳統(tǒng)DSP應(yīng)用提供靈活的可重配置解決方案

信號處理是連接現(xiàn)實世界和數(shù)字運算世界的橋梁。隨著用數(shù)字信號處理實現(xiàn)的算法變得日益復(fù)雜，對這些算法的性能要求呈指數(shù)上升。針對成本敏感的大批量設(shè)備，比如蜂窩電話、機頂盒和電腦圖形卡等，這一要求正在大力推動非常特殊的特殊應(yīng)用標(biāo)準(zhǔn)產(chǎn)品(ASSP)的開發(fā)。然而對許多其它設(shè)備來說，實現(xiàn)高性能數(shù)字信號處理的唯一選擇是通用數(shù)字信號處理器(DSP)以及最新的現(xiàn)場可編程門陣列(FPGA)。

基于FPGA的DDFS與DDWS兩種實現(xiàn)方式

RS編譯碼的一種硬件解決方案

提出了基于歐氏算法和頻譜分析相結(jié)合的RS碼硬件編譯碼方法；利用FPGA芯片實現(xiàn)了GF（2 8）上最高速率為50Mbps、最大延時為640ns的流式譯碼方案，滿足了高速率的RS編譯碼需求。

基于FPGA的實時聲源定位

實現(xiàn)多端口1Gbps 和10Gbps TCP/iSCSI 協(xié)議處理任務(wù)卸載解決方案

Virtex-5 LXT 平臺為創(chuàng)建占位空間更小的系統(tǒng)級多端口1Gbps 和10Gbps TCP卸載引擎 (TOE) 奠定基礎(chǔ)

ESL綜合解決方案提高DSP的設(shè)計效率，推動ASICS與FPGA器件發(fā)展

電子產(chǎn)品中數(shù)字信號處理(DSP)芯片的使用率正急劇增加?，F(xiàn)場可編程門陣列(FPGA)可支持?jǐn)?shù)百萬個門，并以DSP為中心，這種特性使其性能比標(biāo)準(zhǔn)的DSP芯片有了大幅提升。此外，F(xiàn)PGA還可進行中小型批量生產(chǎn)，能支持非常強大的原型設(shè)計與驗證技術(shù)，以實現(xiàn)DSP算法的實時仿真。但為FPGA和ASIC創(chuàng)建可移植性算法IP也面臨著諸多挑戰(zhàn)與要求。