摘要：簡(jiǎn)要介紹了軟硬件協(xié)同仿真技術(shù)，指出了在大規(guī)模FPGA開(kāi)發(fā)中軟硬件協(xié)同仿真的重要性和必要性，給出基于Altera FPGA的門級(jí)軟硬件協(xié)同仿真實(shí)例。

關(guān)鍵詞：系統(tǒng)級(jí)芯片設(shè)計(jì)；軟硬件協(xié)同仿真；FPGA；

中圖分類號(hào)：TN407 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1003-353X(2003)05-0052-02

1 引言

隨著大規(guī)模集成電路工藝技術(shù)的發(fā)展，集成電路設(shè)計(jì)逐漸進(jìn)入了系統(tǒng)級(jí)芯片（SoC）設(shè)計(jì)的時(shí)代。SoC芯片往往會(huì)集成數(shù)百萬(wàn)門，而且電路結(jié)構(gòu)還包括MPU、SRAM、DRAM、EPROM、ADC、DAC以及其它模擬和射頻電路。由于SoC芯片通常包含有一個(gè)或數(shù)個(gè)微處理器，軟件成為SoC芯片不可或缺的一個(gè)重要組成部分。在SoC芯片上，軟件和硬件是緊密耦合在一起的。軟件和硬件任何一部分設(shè)計(jì)有缺陷，或者兩者協(xié)調(diào)有問(wèn)題，都將導(dǎo)致整個(gè)芯片設(shè)計(jì)的失敗。為了能及早發(fā)現(xiàn)問(wèn)題，軟硬件協(xié)同仿真成為SoC芯片產(chǎn)品仿真策略中一個(gè)非常重要的部分。本文首先簡(jiǎn)單介紹軟硬件協(xié)同仿真技術(shù)，然后介紹基于Altera FGPA的軟硬件協(xié)同仿真的方法和策略，同時(shí)給出門級(jí)協(xié)同仿真的實(shí)例。

2 軟硬件協(xié)同仿真簡(jiǎn)介

軟硬件協(xié)同仿真（software/hardware co-simulation）的基本定義是在模擬的硬件上運(yùn)行軟件。軟硬件協(xié)同仿真的目的是為了能在芯片設(shè)計(jì)交付生產(chǎn)前盡早地驗(yàn)證盡可能多的軟硬件功能。對(duì)于一個(gè)小系統(tǒng)，軟硬件協(xié)同仿真可以驗(yàn)證芯片的大部分軟件功能，而對(duì)于一個(gè)較大的系統(tǒng)，軟硬件協(xié)同仿真可能只能驗(yàn)證芯片軟件的某些關(guān)鍵部分的功能。

軟硬件協(xié)同仿真系統(tǒng)主要由仿真平臺(tái)、硬件設(shè)計(jì)和軟件設(shè)計(jì)三個(gè)部分組成。如果仿真引擎完全由運(yùn)行在工作站或PC機(jī)上的軟件構(gòu)成，這樣的仿真稱為純軟件模擬。還有些仿真平臺(tái)的仿真引擎使用專用協(xié)處理器來(lái)輔助運(yùn)行，這樣的仿真稱為混合模擬。另有些仿真平臺(tái)的仿真引擎主要由專門的硬件仿真器構(gòu)成。硬件仿真器仿真速度通?？梢赃_(dá)到實(shí)際運(yùn)行速度的10%，仿真速度要比混合模擬高2～3個(gè)數(shù)量級(jí)，但是硬件仿真器的價(jià)格也要比混合模擬平臺(tái)高2～3個(gè)數(shù)量級(jí)，甚至更多。純軟件模擬雖然仿真速度最慢，但是其靈活性最好，而且價(jià)格也是最低的。

根據(jù)采用的不同仿真算法，仿真引擎可以分成事件驅(qū)動(dòng)模擬器（event driven simulator）、周期基準(zhǔn)模擬器（cycle-based simulator）和數(shù)據(jù)流模擬器（data flow simulator）三類。事件驅(qū)動(dòng)模擬器會(huì)計(jì)算時(shí)鐘周期內(nèi)每個(gè)信號(hào)值的變化，而周期基準(zhǔn)模擬器為了加快仿真速度只在時(shí)鐘邊沿計(jì)算信號(hào)值。數(shù)據(jù)流模擬器則進(jìn)一步簡(jiǎn)化了仿真模型，信號(hào)由一組沒(méi)有明顯時(shí)間標(biāo)記的數(shù)據(jù)序列來(lái)表示。在數(shù)據(jù)流模擬中，整個(gè)軟硬件系統(tǒng)由通過(guò)信號(hào)連接的各個(gè)功能塊組成，功能塊的執(zhí)行次序由模擬器的調(diào)度程序決定。數(shù)據(jù)流模擬是高層次的仿真，通常在芯片的系統(tǒng)設(shè)計(jì)階段采用，主要用于驗(yàn)證算法的正確性。

根據(jù)芯片設(shè)計(jì)的不同階段，軟硬件協(xié)同仿真可以分為系統(tǒng)級(jí)協(xié)同仿真、行為級(jí)協(xié)同仿真、RTL級(jí)協(xié)同仿真和門級(jí)協(xié)同仿真。系統(tǒng)級(jí)協(xié)同仿真主要用于驗(yàn)證算法的正確性和評(píng)估系統(tǒng)的整體性能。系統(tǒng)級(jí)協(xié)同仿真為了提高仿真速度往往側(cè)重于對(duì)總線操作進(jìn)行模擬，如CoCentric System Studio的業(yè)務(wù)級(jí)建模（Transaction Level Modeling）仿真。行為級(jí)仿真和RTL級(jí)仿真的區(qū)別主要在于硬件設(shè)計(jì)是否可綜合。在RTL級(jí)仿真中，測(cè)試平臺(tái)中往往也包含一些行為級(jí)的模型，如為了模擬操作系統(tǒng)的載入過(guò)程，測(cè)試平臺(tái)中必須包含片外Flash ROM的行為模型。門級(jí)協(xié)同仿真可以完整的模擬軟硬件實(shí)際運(yùn)行的過(guò)程，但是仿真速度會(huì)隨設(shè)計(jì)規(guī)模的增大而急劇下降。

典型的軟硬件協(xié)同仿真通常是直接在模擬的硬件上運(yùn)行軟件，即微處理器通常與別的硬件是在同一個(gè)層次上被模擬的。但是事實(shí)上大部分設(shè)計(jì)中的微處理器都是采用成熟的IP，或微處理器已經(jīng)單獨(dú)驗(yàn)證過(guò)而沒(méi)有必要在RTL級(jí)或門級(jí)對(duì)微處理器進(jìn)行仿真。而且對(duì)于軟件工程師來(lái)說(shuō)，他們更習(xí)慣于在指令集模擬器上調(diào)試軟件而不是在硬件仿真器上觀察信號(hào)的波形。因此，在協(xié)同仿真中有些成熟的模塊如微處理器，往往采用行為級(jí)的模型。在仿真時(shí)，該模型通過(guò)仿真引擎的專用進(jìn)程間通信接口與指令集模擬器（ISS）通信，軟件代碼在指令集模擬器中的執(zhí)行結(jié)果會(huì)直接反映到仿真引擎中模擬硬件上。由于采用了進(jìn)程間通信接口，協(xié)同仿真引擎和指令集模擬器可以分布在通過(guò)網(wǎng)絡(luò)連接的不同計(jì)算機(jī)上。這種協(xié)同仿真的方法稱為異階協(xié)同仿真（Heterogeneous Co-simulation）。

3 Altera FPGA的門級(jí)軟硬件協(xié)同仿真

FPGA的規(guī)模越來(lái)越大，如Altera的APEX20KE 系列最高可以有50多萬(wàn)個(gè)邏輯單元，典型門數(shù)達(dá)到150萬(wàn)門，一塊FPGA芯片已經(jīng)足以容納下包括32 位微處理器、相當(dāng)數(shù)量的存儲(chǔ)器和大量用戶專用邏輯的數(shù)字系統(tǒng)。雖然FPGA具有快速重新配置的能力，軟件可以直接在FPGA硬件上調(diào)試，但是為了縮短開(kāi)發(fā)周期，有必要對(duì)基于FPGA的系統(tǒng)芯片設(shè)計(jì)進(jìn)行軟硬件協(xié)同仿真。協(xié)同仿真可以發(fā)現(xiàn)許多直接調(diào)試無(wú)法觀察到的問(wèn)題，如系統(tǒng)總線上的讀寫時(shí)序等，因此軟硬件協(xié)同仿真對(duì)基于FPGA的系統(tǒng)芯片設(shè)計(jì)也是非常重要的。下文通過(guò)基于Altera EP20K200E的Bluetooth基帶處理器仿真實(shí)例，介紹基于Altera FPGA的門級(jí)軟硬件協(xié)同仿真技術(shù)。由于Altera FGPA的基本元器件并不是邏輯門，而是邏輯單元（LE）和嵌入式系統(tǒng)塊（ESB），所以更確切地說(shuō)是基本單元級(jí)軟硬件協(xié)同仿真。

該Bluetooth基帶處理器如下圖所示。

圖1中虛線筐內(nèi)的模塊都在一塊Altera EP20K200E芯片上實(shí)現(xiàn)。該Bluetooth基帶處理器主要用于點(diǎn)對(duì)點(diǎn)的連接，因此微處理器采用了快速 8051軟核。.Boot ROM用于8051復(fù)位后啟動(dòng)并將調(diào)試軟件代碼從串行口下載到片外的Code SRAM中執(zhí)行。由于Boot ROM僅起到下載代碼的功能，在仿真時(shí)8051復(fù)位后直接從片外Code SRAM中執(zhí)行。Code SRAM的行為級(jí)模型在系統(tǒng)復(fù)位時(shí)將 Intel HEX格式的調(diào)試軟件代碼。Data SRAM也使用行為級(jí)模型描述，在系統(tǒng)復(fù)位時(shí)Data SRAM的存儲(chǔ)單元將被清零。

協(xié)同仿真的流程如下圖所示。

協(xié)同仿真使用了Altera的FPGA開(kāi)發(fā)軟件QuartusII 2.1以及8051的C編譯器C51和模擬工具M(jìn)odelSim5.5e。在Quartus編譯項(xiàng)目前必須將eda tools setting的simulation選項(xiàng)設(shè)為ModelSim，這樣編譯后就能生成整個(gè)設(shè)計(jì)的門級(jí)網(wǎng)表文件top.vho 或top.vo和SDF（Standard Delay Format）延時(shí)文件top.sdo。測(cè)試平臺(tái)文件test_bench.vhd主要包含頂層設(shè)計(jì)的實(shí)例和片外存儲(chǔ)器的行為級(jí)實(shí)例。在ModelSim中先編譯項(xiàng)目所用的Altera FPGA器件庫(kù)，然后再編譯top.vho和測(cè)試文件，在載入仿真實(shí)例時(shí)選擇top.sdo文件作為top.vho的SDF延時(shí)文件。仿真開(kāi)始后可以通過(guò)波形查看器觀察軟件執(zhí)行的過(guò)程及結(jié)果。如果測(cè)試文件中不包含行為級(jí)模型，那么仿真流程可以簡(jiǎn)化為：把main.hex作為嵌入式ROM的初始化文件，然后直接在Quartus中編譯仿真。

門級(jí)軟硬件協(xié)同仿真是最基本的協(xié)同仿真。有時(shí)設(shè)計(jì)中可能用到了第三方的軟核，由于這些軟核往往只是些網(wǎng)表文件而不是源代碼，無(wú)法進(jìn)行高層次的協(xié)同仿真。但是只要這些軟核可以被Quartus編譯成功，就能生成對(duì)應(yīng)的門級(jí)網(wǎng)表和SDF延時(shí)文件，就能進(jìn)行門級(jí)軟硬件協(xié)同仿真。由于門級(jí)軟硬件協(xié)同仿真速度較慢，在編寫調(diào)試軟件時(shí)務(wù)必將 printf()等用戶接口代碼去掉，要盡量減少靜態(tài)變量，以縮短初始化代碼長(zhǎng)度。如有必要，可以直接把程序運(yùn)行到某一階段的存儲(chǔ)器鏡像作為仿真開(kāi)始時(shí)存儲(chǔ)器的狀態(tài)，這樣就可以直接調(diào)試仿真主要的關(guān)鍵代碼，而無(wú)需仿真冗長(zhǎng)的系統(tǒng)載入過(guò)程。存儲(chǔ)器的鏡像可以在指令級(jí)模擬器中獲得。

4 結(jié)論

本文介紹的基于Altera FPGA的軟硬件協(xié)同仿真方法簡(jiǎn)單實(shí)用，而且這些協(xié)同仿真的思想方法也可以借鑒到別的FPGA產(chǎn)品的軟硬件協(xié)同仿真中。

參考文獻(xiàn):

[1].EPROMdatasheethttp://www.dzsc.com/datasheet/EPROM_1128137.html.

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