FPGA
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基于FPGA視頻采集中的I2C總線設(shè)計與實現(xiàn)
隨著編碼理論和多媒體網(wǎng)絡(luò)應(yīng)用的發(fā)展，圖像和視頻壓縮編碼JPEG2000系統(tǒng)應(yīng)用得到逐步推廣。在此從視頻采集中I2C總線的特點、協(xié)議入手，著重對I2C總線設(shè)計及實現(xiàn)方法進(jìn)行介紹?；谝曨l采集芯片SAA7111，提出采用VHDL語言來模擬實現(xiàn)I2C總線接口的方法，并將其嵌入到FPGA中。實驗仿真結(jié)果證明數(shù)據(jù)是正確、穩(wěn)定、可靠的，具有一定的可借鑒性。
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Altium在Altium Designer軟件內(nèi)新增Aldec FPGA仿真技術(shù)
Altium和Aldec日前簽署的OEM協(xié)議中決定將Aldec的FPGA仿真功能添加到Altium Designer軟件中去。該協(xié)議的簽署使進(jìn)行FPGA（現(xiàn)場可編程門陣列）設(shè)計的電子產(chǎn)品設(shè)計師們?nèi)缁⑻硪?，業(yè)內(nèi)領(lǐng)先的Aldec VHDL及Verilog仿真功能實
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SignalTapII ELA的FPGA在線調(diào)試技術(shù)
通過對FPGA內(nèi)部信號的捕獲測試，可以實現(xiàn)對系統(tǒng)設(shè)計缺陷的實時分析和修正。與外部測試設(shè)備相比，可以總結(jié)出SignalTapII ELA的幾點優(yōu)越性：不占用額外的I／O引腳，不占用PCB上的空間，不破壞信號的時序和完整性，不需額外費用；從多方面證實，該測試手段可以減少調(diào)試時間，縮短設(shè)計周期。
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基于FPGA的RS485接口誤碼測試儀的設(shè)計和實現(xiàn)
介紹了一種基于FPGA的誤碼測試儀的設(shè)計原理、實現(xiàn)過程及調(diào)試經(jīng)驗。該誤碼測試系統(tǒng)使用RS485接口，具有原理簡單、接口獨特、功能豐富等特點，系統(tǒng)具有較好的可擴(kuò)展性。
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可實現(xiàn)快速鎖定的FPGA片內(nèi)延時鎖相環(huán)設(shè)計
摘要：延時鎖相環(huán)(DLL)是一種基于數(shù)字電路實現(xiàn)的時鐘管理技術(shù)。DLL可用以消除時鐘偏斜，對輸入時鐘進(jìn)行分頻、倍頻、移相等操作。文中介紹了FPGA芯片內(nèi)DLL的結(jié)構(gòu)和設(shè)計方案，在其基礎(chǔ)上提出可實現(xiàn)快速鎖定的延時鎖相環(huán)
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基于FPGA的高速FIFO電路設(shè)計
前言 在大容量高速采集系統(tǒng)項目的開發(fā)過程中，F(xiàn)PGA作為可編程邏輯器件，設(shè)計靈活、可操作性強(qiáng)，是高速數(shù)字電路設(shè)計的核心器件。由于FPGA內(nèi)嵌存儲器的容量有限，通常不能夠滿足實際設(shè)計電路的需求，需要外接SRAM、
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使用SignalTap II邏輯分析儀調(diào)試FPGA
摘 要 ：本文介紹了可編程邏輯器件開發(fā)工具Quartus II 中SingalTap II 嵌入式邏輯分析器的使用，并給出一個具體的設(shè)計實例，詳細(xì)介紹使用SignalTap II對FPGA調(diào)試的具體方法和步驟。 關(guān)鍵字 ： SignalTap；硬件調(diào)試
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復(fù)用器重構(gòu)降低FPGA成本
摘 要： 本文介紹了一種新的復(fù)用器重構(gòu)算法，能夠降低FPGA實際設(shè)計20％的成本。該算法通過減少復(fù)用器所需查找表（LUT）的數(shù)量來實現(xiàn)。算法以效率更高的4:1復(fù)用器替代2:1復(fù)用器樹。算法性能的關(guān)鍵在于尋找總線上出現(xiàn)的
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利用FPGA和CPLD數(shù)字邏輯實現(xiàn)ADC
數(shù)字系統(tǒng)的設(shè)計人員擅長在其印制電路板上用FPGA和CPLD將各種處理器、存儲器和標(biāo)準(zhǔn)的功能元件粘合在一起來實現(xiàn)數(shù)字設(shè)計。除了這些數(shù)字功能之外，F(xiàn)PGA和CPLD還可以使用LVDS輸入、簡單的電阻電容(RC)電路和一些FPGA或CP
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半導(dǎo)體訂單增長背后的隱患
DSP 漲價、FPGA漲價、放大器漲價，沒有一個不漲價的半導(dǎo)體器件。而據(jù)筆者調(diào)查，目前，很多客戶由于持續(xù)延長的訂貨周期，不得不采取雙重訂貨方式，近期華爾街分析師指出，目前可編程邏輯商賽靈思正在面臨著這種風(fēng)險。
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一種基于嵌入式系統(tǒng)和Internet的FPGA動態(tài)配置方案
一種基于嵌入式系統(tǒng)和Internet的FPGA動態(tài)配置方案
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復(fù)用器重構(gòu)降低FPGA成本
摘 要： 本文介紹了一種新的復(fù)用器重構(gòu)算法，能夠降低FPGA實際設(shè)計20％的成本。該算法通過減少復(fù)用器所需查找表（LUT）的數(shù)量來實現(xiàn)。算法以效率更高的4:1復(fù)用器替代2:1復(fù)用器樹。算法性能的關(guān)鍵在于尋找總線上出現(xiàn)的
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基于FPGA的語音信號LPC參數(shù)提取算法的實現(xiàn)
摘 要: 介紹語音信號LPC分析中部分相關(guān)系數(shù)的舒爾遞推算法的FPGA實現(xiàn)，給出了電路設(shè)計思想及具體電路結(jié)構(gòu)，并對其工作過程進(jìn)行了詳細(xì)分析說明，為嵌入式系統(tǒng)設(shè)計提供了一種有效手段?！ ￡P(guān)鍵詞: 部分相關(guān)系數(shù) 舒
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醫(yī)療電子市場成像設(shè)備占比重最大 FPGA廠商忙于開拓疆土
中國國際醫(yī)療器械博覽會的熱度一年勝過一年，今年規(guī)模再創(chuàng)紀(jì)錄。而同期舉辦的第三屆中國國際醫(yī)療電子技術(shù)大會(CMET)則更是吸引了眾多國際半導(dǎo)體公司參加，會議也由以前的一天變?yōu)閮商臁? “醫(yī)療電子市場的年復(fù)合
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以智能型混合信號FPGA開發(fā)真正符合需求的系統(tǒng)
以智能型混合信號FPGA開發(fā)真正符合需求的系統(tǒng)
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NEC Display Solutions 公司3D電影投影儀采用賽靈思 FPGA
NEC Display Solutions 公司3D電影投影儀采用賽靈思 FPGA
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Altera第一季收入創(chuàng)歷史新高，28nm FPGA延續(xù)領(lǐng)航優(yōu)勢
Altera第一季收入創(chuàng)歷史新高，28nm FPGA延續(xù)領(lǐng)航優(yōu)勢
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Stellaris FPGA 擴(kuò)展板DK-LM3S9B96-FPGA(TI)
日前，德州儀器 (TI) 宣布推出專用于 DK-LM3S9B96 開發(fā)套件的新型 Stellaris FPGA 擴(kuò)展板，可顯著加速開發(fā)低成本安全接入控制系統(tǒng)及其它需要高速外部處理單元接口的應(yīng)用。這款全新電路板使開發(fā)人員能夠輕松評估 Stel
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Stellaris FPGA 擴(kuò)展板DK-LM3S9B96-FPGA(TI)
Stellaris FPGA 擴(kuò)展板DK-LM3S9B96-FPGA(TI)
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基于FPGA的多路正弦波信號發(fā)生器專用芯片設(shè)計
基于開源思想與SOPC技術(shù)，采用32位開源軟核處理器OR1200和開源軟核DDS，在FPGA上實現(xiàn)了頻率、相位可預(yù)置并且可調(diào)的3路正弦波信號發(fā)生器專用芯片的設(shè)計。該專用芯片基于OR1200固化專用程序?qū)崿F(xiàn)，通過UART傳輸控制數(shù)據(jù)，可同時控制3路正弦波的產(chǎn)生，其頻率范圍為1 Hz~100 MHz，步進(jìn)頻率為1 Hz，相位范圍為0°~359°。設(shè)計方案在DE2-70開發(fā)板上進(jìn)行了實際驗證，證明了設(shè)計的正確性和可行性。
