在設(shè)計(jì)基于FPGA的電子系統(tǒng)時(shí)，一般需要用示波器、邏輯分析儀等外部測(cè)試設(shè)備進(jìn)行輸入輸出信號(hào)的測(cè)試，借助測(cè)試探頭把信號(hào)送到測(cè)試設(shè)備上進(jìn)行觀察分析。當(dāng)然，前提是需要保留足夠多的引腳，以便能選擇信號(hào)來(lái)驅(qū)動(dòng)I／O進(jìn)行測(cè)試。但是外部的測(cè)試設(shè)備在測(cè)試FPGA系統(tǒng)時(shí)，常會(huì)遇到這樣的情況：FPGA的I／O引腳數(shù)量不夠豐富，PCB布線和封裝丁藝復(fù)雜導(dǎo)致I／O引腳引出困難，外部測(cè)試探頭有影響FPGA信號(hào)時(shí)序和完整性的可能。

如果能在FPGA內(nèi)部嵌入具有外部測(cè)試設(shè)備功能的邏輯測(cè)試模塊，那么以上問(wèn)題就可以一一解決。SignalTapII就是這樣一種嵌入式邏輯分析器(embedded logicanaIyzer)，簡(jiǎn)稱為SignalTapII ELA。它是QuartusII軟件中集成的內(nèi)部邏輯分析軟件，使用它可以實(shí)時(shí)觀察內(nèi)部信號(hào)波形，方便用戶查找設(shè)計(jì)的缺陷。

1  SignalTapII ELA的原理

SignalTapII ELA是Quartus軟件中第二代系統(tǒng)級(jí)調(diào)試工具。將SignalTapII ELA代碼和系統(tǒng)邏輯代碼組合交由QuartusII編譯、綜合、布局布線，生成sol文件中內(nèi)含SignalTapII ELA，把sof文件配置到FPGA內(nèi)。FPGA運(yùn)行時(shí)，一旦滿足待測(cè)信號(hào)的觸發(fā)條件，SignalTapII ELA就立即啟動(dòng)，按照采樣時(shí)鐘的頻率捕獲待測(cè)信號(hào)數(shù)據(jù)并暫存于FPGA片內(nèi)的RAM中，采樣數(shù)據(jù)不斷刷新片內(nèi)存儲(chǔ)器，最后通過(guò)JTAG口將捕獲的信號(hào)從片內(nèi)RAM傳至Quartus II實(shí)時(shí)顯示。SignalTapII ELA的原理流程如圖1所示。



實(shí)際工程中，加入SignalTapII ELA不會(huì)影響系統(tǒng)原有的邏輯功能。

2  SignalTapII ELA的配置

SignalTapII ELA基本配置過(guò)程如下：

①添加采樣時(shí)鐘。SignalTaplI ELA在時(shí)鐘的上升沿進(jìn)行采樣，可以使用設(shè)計(jì)系統(tǒng)中的任何信號(hào)作為采樣時(shí)鐘，根據(jù)Altera公司的建議最好使用同步系統(tǒng)全局時(shí)鐘作為采樣時(shí)鐘。但是在實(shí)際應(yīng)用中，多數(shù)使用獨(dú)立的采樣時(shí)鐘，這樣能采樣到被測(cè)系統(tǒng)中的慢速信號(hào)，或與工作時(shí)鐘相關(guān)的信號(hào)。當(dāng)然采樣時(shí)鐘的頻率要大于被測(cè)信號(hào)的最高頻率，否則被測(cè)信號(hào)波形會(huì)有較大誤差。

②定義采樣深度。采樣深度決定了待測(cè)信號(hào)采樣存儲(chǔ)的大小，而可以采樣的深度是根據(jù)設(shè)計(jì)中剩余的RAM塊容量和待測(cè)信號(hào)的個(gè)數(shù)決定的。若待測(cè)信號(hào)較多，則在同樣I／O Bank個(gè)數(shù)情況下采樣深度較淺。待測(cè)信號(hào)個(gè)數(shù)的增減和采樣深度的深淺會(huì)直接改變RAM塊的占用情況，采樣深度的范圍為0～128 KB。

③定義RAM類型。設(shè)置占用片內(nèi)何種RAM塊資源，隨著采樣深度的改變，RAM塊的數(shù)據(jù)線和地址線寬度可以分割成多種組合。例如：采樣深度是1 KB，RAM數(shù)據(jù)線、地址線可以分割成2×512或4×256等多種組合。依此類推。

④定義觸發(fā)位置。Pre trigger position表示采樣到的數(shù)據(jù)12％為觸發(fā)前，88％為觸發(fā)后；Center trigger position表示采樣的數(shù)據(jù)處于觸發(fā)前后各一半；Post trigger position表示采樣到的數(shù)據(jù)88％為觸發(fā)前，12％為觸發(fā)后。

⑤觸發(fā)條件級(jí)數(shù)設(shè)置。SignalTapII ELA支持多觸發(fā)級(jí)的觸發(fā)方式，最多可支持10級(jí)觸發(fā)，幫助濾除不相干的數(shù)據(jù)，更快地找到需要的數(shù)據(jù)。若有多級(jí)觸發(fā)條件，首先分析第一級(jí)觸發(fā)條件。若第一級(jí)為TRUE，則轉(zhuǎn)到分析第二級(jí)是否滿足，直到分析完所有觸發(fā)條件均為TRUE才最終觸發(fā)時(shí)鐘采樣數(shù)據(jù)。

⑥觸發(fā)條件。設(shè)定約束性的觸發(fā)條件?？梢栽试S單個(gè)信號(hào)的獨(dú)立觸發(fā)條件Basic，直接采用單個(gè)外部或設(shè)計(jì)模塊內(nèi)部的信號(hào)；也可以允許多個(gè)節(jié)點(diǎn)信號(hào)的組合觸發(fā)條件Advanced，構(gòu)成觸發(fā)函數(shù)的觸發(fā)條件方程。例如：使能信號(hào)ENA與4位輸出信號(hào)Q相與后觸發(fā)，觸發(fā)條件=ENA&(Q=15)。 

⑦添加待測(cè)信號(hào)?？梢允褂肗ode Finder中的SignalTapII ELA Filter查找所有預(yù)綜合和布局布線后的SignalTapII ELA節(jié)點(diǎn)，添加待測(cè)的中間信號(hào)和端口信號(hào)。SignalTapII ELA不可測(cè)試的信號(hào)包括：邏輯單元的進(jìn)位信號(hào)、PLL的時(shí)鐘輸出、JTAG引腳信號(hào)、LVDS(低壓差分)信號(hào)等。

完成STP配置，將sof文件配置到FPGA，運(yùn)行SignalTapII ELA，當(dāng)待測(cè)信號(hào)條件滿足時(shí)，數(shù)據(jù)捕獲開(kāi)始，捕獲的數(shù)據(jù)以波形的形式表示出來(lái)。SignalTapII ELA也可將捕獲數(shù)據(jù)通過(guò)多余的I／O引腳輸出，以供外部的測(cè)試設(shè)備使用。

3  實(shí)例分析

本文以一個(gè)基于DDR SDRAM高速數(shù)據(jù)采集IP核的設(shè)計(jì)為例，具體說(shuō)明如何用SignalTapII ELA來(lái)進(jìn)行FPGA在線調(diào)試。使用Altera公司的器件CyclonelI系列FPGA EP2C5F256C6，該器件支持SignalTap II ELA。

當(dāng)前需要測(cè)試來(lái)自3個(gè)模塊的信號(hào)：外部存儲(chǔ)器DDR SDRAM與FPGA的接口信號(hào)、FPGA內(nèi)部輸入輸出PIO寄存器信號(hào)、FPGA內(nèi)部RAM接口信號(hào)。

先關(guān)閉增量編譯，設(shè)置采樣時(shí)鐘為外部獨(dú)立時(shí)鐘CLK=50 MHz；采樣深度為256；RAM類型為M4K，數(shù)據(jù)寬度分割為256×1；觸發(fā)位置為Pre trigger position；觸發(fā)信號(hào)為DDR SDRAM讀操作信號(hào)；觸發(fā)條件為Basic單信號(hào)觸發(fā)；觸發(fā)條件級(jí)數(shù)為1級(jí)。從圖2可知，該觸發(fā)信號(hào)設(shè)置為上升沿觸發(fā)有效。重新編譯后將包含SignalTapIIELA的sof配置文件下載到FPGA中，圖3即是從SignalTap II ELA數(shù)據(jù)窗觀察到的來(lái)自FPGA內(nèi)部實(shí)時(shí)信號(hào)的捕獲波形。




如果設(shè)計(jì)文件中添加SignalTapII ELA后編譯時(shí)間顯著增加，可以考慮使用Start Analysis&Elaboration代替Start Analysis&Synthesis，這樣可以顯著縮短編譯時(shí)間。

加入SignalTapII ELA后，如果發(fā)現(xiàn)一些用于調(diào)試的邏輯(比如調(diào)試用的計(jì)數(shù)器)被優(yōu)化掉，不能出現(xiàn)在波形中，可以嘗試這樣解決：在HDL設(shè)計(jì)文件中對(duì)要調(diào)試的信號(hào)添加保持或保護(hù)屬性。

保持屬性主要用于信號(hào)和網(wǎng)絡(luò)節(jié)點(diǎn)。代碼如下(以VHDL為例)：

signal my_signal：bit；
attribute syn_keep：boolean；
attribute syn_keep of my_signal signal is true；

保護(hù)屬性主要用于寄存器。代碼如下(以VHDL為例)：

signal my_reg：std_logic；
attribute preserve：boolean；
attribute preserve of my_signal：signal is true；

通過(guò)改變待測(cè)信號(hào)的觸發(fā)方式和條件，可以捕獲到其他相類似的信號(hào)波形，這里就不一一列舉。

需要注意的是，SignalTapII ELA本身是一塊獨(dú)立邏輯資源，需要占據(jù)FPGA資源。比如RAM、LE等，資源消耗量與需采集的數(shù)據(jù)量成正比，采集存儲(chǔ)的數(shù)據(jù)深度由設(shè)計(jì)中的內(nèi)部RAM剩余大小決定。在調(diào)試完成后，需將SignalTapII ELA從系統(tǒng)邏輯設(shè)計(jì)中移除，以免浪費(fèi)資源和影響設(shè)計(jì)的性能。

結(jié)  語(yǔ)

通過(guò)對(duì)FPGA內(nèi)部信號(hào)的捕獲測(cè)試，可以實(shí)現(xiàn)對(duì)系統(tǒng)設(shè)計(jì)缺陷的實(shí)時(shí)分析和修正。與外部測(cè)試設(shè)備相比，可以總結(jié)出SignalTapII ELA的幾點(diǎn)優(yōu)越性：不占用額外的I／O引腳，不占用PCB上的空間，不破壞信號(hào)的時(shí)序和完整性，不需額外費(fèi)用；從多方面證實(shí)，該測(cè)試手段可以減少調(diào)試時(shí)間，縮短設(shè)計(jì)周期。