CPLD
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基于CPLD的雙屏結(jié)構(gòu)液晶控制器的研究與設(shè)計(jì)
可編程邏輯器件CPLD體積小功能強(qiáng)大, Verilog HDL語(yǔ)言簡(jiǎn)練,設(shè)計(jì)思想、電路結(jié)構(gòu)和邏輯關(guān)系清晰,本文著重介紹使用Verilog設(shè)計(jì)CPLD實(shí)現(xiàn)雙屏顯示液晶控制器的功能。
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基于CPLD的LED點(diǎn)陣顯示控制器
本文中，采用在系統(tǒng)可編程邏輯器件EPM7128作為核心來(lái)實(shí)現(xiàn)對(duì)LED點(diǎn)陣顯示的控制，不但簡(jiǎn)化了外圍電路、而且易于修改、擴(kuò)展和維護(hù)。
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基于CPLD的LED點(diǎn)陣顯示控制器
本文中，采用在系統(tǒng)可編程邏輯器件EPM7128作為核心來(lái)實(shí)現(xiàn)對(duì)LED點(diǎn)陣顯示的控制，不但簡(jiǎn)化了外圍電路、而且易于修改、擴(kuò)展和維護(hù)。
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基于CPLD的LED點(diǎn)陣顯示控制器
本文中，采用在系統(tǒng)可編程邏輯器件EPM7128作為核心來(lái)實(shí)現(xiàn)對(duì)LED點(diǎn)陣顯示的控制，不但簡(jiǎn)化了外圍電路、而且易于修改、擴(kuò)展和維護(hù)。
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基于梯形圖-VHDL的CPLD開發(fā)方法研究
本文通過(guò)對(duì)一個(gè)典型順序控制電路梯形圖的VHDL程序設(shè)計(jì)與時(shí)序仿真，表明梯形圖-VHDL設(shè)計(jì)方法是正確可行的。
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CPLD在水下沖擊波記錄儀中的應(yīng)用
本文以Xilinx公司的CoolRunner系列CPLD芯片為例，實(shí)現(xiàn)對(duì)水下爆炸時(shí)沖擊波信號(hào)數(shù)據(jù)的記錄。
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CPLD在水下沖擊波記錄儀中的應(yīng)用
本文以Xilinx公司的CoolRunner系列CPLD芯片為例，實(shí)現(xiàn)對(duì)水下爆炸時(shí)沖擊波信號(hào)數(shù)據(jù)的記錄。
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基于DSP和CPLD的低功耗多路數(shù)據(jù)處理系統(tǒng)設(shè)計(jì)
本文介紹了一種基于DSP和CPLD的低功耗多路數(shù)據(jù)采集處理系統(tǒng)。整個(gè)系統(tǒng)由DSP和CPLD動(dòng)態(tài)地設(shè)置A/D采樣通道，控制6路16位高精度A/D轉(zhuǎn)換器ADS7805的啟動(dòng)和停止。
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基于CPLD的位同步時(shí)鐘提取電路設(shè)計(jì)
本文介紹的位同步時(shí)鐘的提取方案，原理簡(jiǎn)單且同步速度較快。整個(gè)系統(tǒng)采用VerilogHDL語(yǔ)言編寫，并可以在CPLD上實(shí)現(xiàn)。
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基于DSP和CPLD的低功耗多路數(shù)據(jù)處理系統(tǒng)設(shè)計(jì)
本文介紹了一種基于DSP和CPLD的低功耗多路數(shù)據(jù)采集處理系統(tǒng)。整個(gè)系統(tǒng)由DSP和CPLD動(dòng)態(tài)地設(shè)置A/D采樣通道，控制6路16位高精度A/D轉(zhuǎn)換器ADS7805的啟動(dòng)和停止。
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Atmel 推出1.8V CPLD系列產(chǎn)品
Atmel(R) Corporation宣布推出符合 ROHS（有害物質(zhì)限制）標(biāo)準(zhǔn)、電壓為 1.8V 的 ATF15xxBE 系列 CPLD（復(fù)雜可編程邏輯器件）。
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基于CPLD的雷達(dá)仿真信號(hào)設(shè)計(jì)實(shí)現(xiàn)
提出了一種基于CPLD的雷達(dá)仿真信號(hào)的實(shí)現(xiàn)方案，它能為機(jī)載雷達(dá)測(cè)試系統(tǒng)提供所需的多種典型的重頻脈沖及制導(dǎo)信號(hào)。
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基于MPEG-2算法的列車語(yǔ)音記錄設(shè)備
本文介紹了一種新型列車語(yǔ)音記錄設(shè)備的系統(tǒng)架構(gòu)、特點(diǎn)和軟硬件實(shí)現(xiàn)方法。
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MCS-51單片機(jī)與CPLD/FPGA接口邏輯設(shè)計(jì)
本文就單片機(jī)與CPLD/FPGA的接口方式作一簡(jiǎn)單介紹，希望對(duì)從事單片機(jī)和CPLD/FPGA研發(fā)的朋友能有所啟發(fā)。
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