在系統(tǒng)可編程技術（ISP—In System Programming）及其在系統(tǒng)可編程系列器件，是90年代迅速發(fā)展起來的一種新技術和新器件。現(xiàn)場可編程器件（FPGA和CPLD）等ISP器件無須編程器，利用器件廠商提供的編程套件，采用自頂而下的模塊化設計方法，使用原理圖或硬件描述語言（VHDL）等方法來描述電路邏輯關系，可直接對安裝在目標板上的器件編程。它易學、易用、簡化了系統(tǒng)設計，減小了系統(tǒng)規(guī)模，縮短設計周期，降低了生產(chǎn)設計成本，從而給電子產(chǎn)品的設計和生產(chǎn)帶來了革命性的變化。

1、系統(tǒng)結構及工作原理

    LED點陣顯示控制的傳統(tǒng)方式是采用單片機或系統(tǒng)機作為CPU來實現(xiàn)，當系統(tǒng)顯示的信息比較多時，由于單片機的輸入/輸出端口（I/O）有限，采用此方式的成本將大大增加，系統(tǒng)和程序的設計難度也急劇增加；而且，當系統(tǒng)完成后修改、改變顯示方式或擴展時，所需改動的地方比較大，甚至有可能需要重新設計；另外，在以顯示為主的系統(tǒng)中，單片機的運算和控制等主要功能的利用率很低，單片機的優(yōu)勢得不到發(fā)揮，相當于很大得資源浪費。如果采用現(xiàn)場可編程邏輯器件作為CPU來設計控制器，選擇合適的器件，利用器件豐富的I/O口、內(nèi)部邏輯和連線資源，采用自頂而下的模塊化設計方法，可以方便地設計整個顯示系統(tǒng)。由于PLD器件的外圍器件很少，且可以利用PLD的編程端口（可復用）進行在系統(tǒng)編程，使得系統(tǒng)的修改、顯示方式的改變和擴展都變的非常簡單、方便。

    本系統(tǒng)采用單個16×16LED點陣逐列左移（或右移）顯示漢字或字符，需顯示漢字或符號的16×16點陣字模已經(jīng)存放在字模存儲器中。顯示控制器由復雜可編程邏輯器件（CPLD）EPM7128SLC84-15來實現(xiàn)，系統(tǒng)組成原理框圖如圖1所示。系統(tǒng)原理是PLD控制模塊首先產(chǎn)生點陣字模地址，并從存儲器讀出數(shù)據(jù)存放在16位寄存器中，然后輸出到LED點陣的列，同時對點陣列循環(huán)掃描以動態(tài)顯示數(shù)據(jù)，當需要顯示數(shù)據(jù)字模的列和被選中的列能夠協(xié)調配合起來，就可以正確顯示漢字或符號。

圖1  點陣顯示控制器原理框圖

2、控制器設計及工作原理

    從框圖中可以看出，系統(tǒng)的關鍵在于控制器的設計。LED點陣顯示數(shù)據(jù)地址的產(chǎn)生、點陣列掃描和需顯示數(shù)據(jù)的配合以及點陣顯示方式控制的實現(xiàn)都必須由控制器來實現(xiàn)。對單個16×16LED點陣顯示控制器進行設計的頂層邏輯原理圖如圖2所示。

圖2 控制器頂層電路原理圖

    原理圖中包含5個模塊，其中sequ模塊產(chǎn)生讀信號RDN和10位地址線（AD[9..0]）中的最低位地址AD0，AD0和其它模塊產(chǎn)生的地址配合，通過8位數(shù)據(jù)線（DATA[7..0]）從存儲器讀出列高字節(jié)（AD0=1時）和低字節(jié)（AD0=0時），由于16×16點陣字模數(shù)據(jù)為32個字節(jié)，每列含兩個字節(jié)即16位，它由HOUT[7..0]和LOUT[7..0] 來構成；模塊add16由adclk提供一個慢時鐘構成16進制計數(shù)器，它的輸出送給addr16模塊，為變模計數(shù)器addr16提供一個模，通過模的規(guī)律變化以控制點陣按照左移或右移等顯示方式進行顯示；模塊decode4_16是一個4—16譯碼器，其輸出ROUT[15..0]連接到LED點陣的列，可選中16×16LED點陣的某列，并顯示sequ模塊輸出的點陣高低字節(jié)（字模）數(shù)據(jù)；模塊addr16為點陣顯示控制的核心，為了實現(xiàn)點陣漢字從右到左逐列移動顯示，它由add16模塊提供的模，在addr16內(nèi)部構成兩個變模計數(shù)器，其中一個用來產(chǎn)生讀字模數(shù)據(jù)的地址AD[4..1]，另外一個產(chǎn)生16×16LED點陣列掃描選擇地址SUABAD[3..0]，列掃描選擇地址由decode4_16譯碼后輸出；模塊addr1為字選擇計數(shù)器，其輸出可以控制多塊LED顯示器的顯示及其顯示方式。

    控制核心模塊addr16采用AHDL語言設計，在開發(fā)軟件MAX+plus Ⅱ10.2中實現(xiàn)，程序如下所示。

(

ckdsp,reset,in[3..0]:INPUT;

ad[4..1],subad[3..0]:OUTPUT;

)

VARIABLE

   reg1[3..0]:  DFF;

   reg2[3..0]:  DFF;

   reg3[3..0]:  DFF;

BEGIN

   reg1[].clk=ckdsp;

   reg1[].clrn=reset;

   reg2[].clk=ckdsp;

   reg2[].clrn=reset;

   reg3[].clk=!ckdsp;

   reg3[].clrn=reset;

   reg2[].d=15-in[];

if reg1[].q>=in[] then

      reg1[].d=0;

else

       reg1[].d=reg1[].q+1;

end if;  

   ad[]=reg1[];

   reg3[].d=reg1[].q+reg2[].q;

   subad[]=reg3[].q;

END;