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基于梯形圖-VHDL的CPLD開發(fā)方法研究
本文通過對一個典型順序控制電路梯形圖的VHDL程序設(shè)計與時序仿真，表明梯形圖-VHDL設(shè)計方法是正確可行的。
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基于VHDL狀態(tài)機(jī)設(shè)計的智能交通控制燈
本文介紹的是一種最基本和簡單的交通燈設(shè)計情況，并且提供了一些模塊的源程序代碼。
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沃爾瑪在美國開賣學(xué)生版EDA軟件
別被疲軟的營業(yè)收入所愚弄。EDA軟件將成為主流。如今全球最大的零售商沃爾瑪也開始出售EDA軟件了。EDA供應(yīng)商Aldec公司提供混合語言仿真及ASIC/FPGA設(shè)計工具，該公司日前表示，其 Active-HDL學(xué)生版本如今可通過沃爾瑪
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簡易通用型PCI接口的VHDL-CPLD設(shè)計
從PCI時序分析入手，重點闡述了PCI通用的狀態(tài)機(jī)設(shè)計，說明了用VHDL語言來實現(xiàn)本PIC通信狀態(tài)機(jī)的軟件設(shè)計以及進(jìn)行MaxPlusII驗證的程序和方法。用該方法所設(shè)計的接口既可支持PCI常規(guī)傳輸，又可支持PCI猝發(fā)傳輸。
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基于VHDL的I2C總線控制核設(shè)計
從狀態(tài)機(jī)的角度，介紹一種I2C控制核的VHDL設(shè)計方法。
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VHDL中Loop動態(tài)條件的可綜合轉(zhuǎn)化
論述VHDL中Loop語句動態(tài)表達(dá)式的可綜合性問題，提出三種解決方法：直接代入法、邊界擴(kuò)充法和計數(shù)器法，并對比這三類方法的適用性。
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在PLD開發(fā)中提高VHDL的綜合質(zhì)量
介紹可編程邏輯器件的開發(fā)流程，敘述EDA工具Quartus II和LeonardoSpectrum在Altera公司CPLD器件開發(fā)中的應(yīng)用。
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VHDL在高速圖像采集系統(tǒng)中的應(yīng)用設(shè)計
介紹高速圖像采集系統(tǒng)的硬件結(jié)構(gòu)及工作原理，講述FPGA在圖像采集與數(shù)據(jù)存儲部分的VHDL模塊設(shè)計，給出采集同步模塊的VHDL源程序。
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FREEHDL V20000426
FREEHDL V20000426
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基于VHDL的I2C總線控制核設(shè)計
從狀態(tài)機(jī)的角度，介紹一種I2C控制核的VHDL設(shè)計方法。
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深圳真的機(jī)會很多嗎？
現(xiàn)在簡要列舉一些自己掌握的技術(shù)，各位給我評評看，看看能不能在深圳站的住腳。。。?。。。?！
