基于FPGA和VHDL的USB2.0控制器設(shè)計(jì)

VHDL設(shè)計(jì)電路優(yōu)化問(wèn)題

VHDL設(shè)計(jì)中電路優(yōu)化問(wèn)題

基于VHDL的異步串行通信電路設(shè)計(jì)

基于VHDL語(yǔ)言的卷積碼和Viterbi譯碼的實(shí)現(xiàn)

VHDL語(yǔ)言中信號(hào)的不同形式設(shè)置

總線控制邏輯的VHDL設(shè)計(jì)仿真與測(cè)試

　　計(jì)算機(jī)系統(tǒng)是由許多具有獨(dú)立功能的模塊互相連接而成的。隨著計(jì)算機(jī)的不斷發(fā)展和廣泛應(yīng)用，各生產(chǎn)廠商除了向用戶提供整套系統(tǒng)外，還設(shè)計(jì)和提供各種功能的插件模塊，讓用戶根據(jù)自己的需要構(gòu)成自己的應(yīng)

VHDL編碼風(fēng)格

1. 在不是不得以的情況的話，不是用異步設(shè)計(jì)。而應(yīng)該使用同步設(shè)計(jì)。2. 分割模塊把一個(gè)設(shè)計(jì)分割為幾個(gè)易于管理的塊，有利于團(tuán)隊(duì)工作。如果只有一個(gè)主要功能模塊則分為幾個(gè)子模塊。遵循SPEC分割。3. 復(fù)位要對(duì)DFF和LATC

VHDL設(shè)計(jì)中電路簡(jiǎn)化問(wèn)題的探討

近年來(lái)，隨著集成電路技術(shù)的發(fā)展，用傳統(tǒng)的方法進(jìn)行芯片或系統(tǒng)設(shè)計(jì)已不能滿足要求，迫切需要提高設(shè)計(jì)效率。在這樣的技術(shù)背景下，能大大降低設(shè)計(jì)難度的ＶＨＤＬ設(shè)計(jì)方法正越來(lái)越廣泛地被采用。但是ＶＨＤＬ設(shè)計(jì)是行為

一種用VHDL語(yǔ)言實(shí)現(xiàn)的幀同步算法

在數(shù)字通信網(wǎng)中，為了擴(kuò)大傳輸容量，提高信道利用率，常常需要把若干個(gè)低速數(shù)字信號(hào)合并成一個(gè)高速數(shù)字信號(hào)，然后通過(guò)高速信道傳輸，數(shù)字復(fù)接就是實(shí)現(xiàn)這種數(shù)字信號(hào)合并的專門(mén)技術(shù)。數(shù)字復(fù)接把低速數(shù)字信號(hào)合并為高速

基于VHDL語(yǔ)言的IP核驗(yàn)證

引言 在IC(integrated circuit．集成電路)發(fā)展到超大規(guī)模階段的今天，基于IP(Intellectual Property，知識(shí)產(chǎn)權(quán))核的IC設(shè)計(jì)及其再利用是保證SoC(system onchip，片上系統(tǒng))開(kāi)發(fā)效率和質(zhì)量的重要手段。如果能對(duì)IP核進(jìn)行

異步FIFO的VHDL設(shè)計(jì)

FIFO （先進(jìn)先出隊(duì)列）是一種在電子系統(tǒng)得到廣泛應(yīng)用的器件，通常用于數(shù)據(jù)的緩存和用于容納異步信號(hào)的頻率或相位的差異。FIFO的實(shí)現(xiàn)通常是利用雙口RAM和讀寫(xiě)地址產(chǎn)生模塊來(lái)實(shí)現(xiàn)的。FIFO的接口信號(hào)包括異步的寫(xiě)時(shí)鐘（

VHDL文本調(diào)用方式

首先進(jìn)入MAX＋plus II兆功能塊定制管理器（如圖1所示），并選擇生成或修改一個(gè)定制的兆功能塊（如圖2所示）；其次選擇定制的功能塊名稱LPM_FIFO，輸出文件的格式VHDL，輸出文件的路徑及文件名等（如圖3所示）；接著

RESULT的VHDL源程序

邊界判斷器RESULT模塊是數(shù)據(jù)處理模塊PROCESSOR內(nèi)部的一個(gè)子模塊，其功能就是根據(jù)區(qū)分度閾值、四個(gè)濾波器的輸出及其最大值進(jìn)行邊界的判斷。其輸入、輸出端口如圖1所示。 圖1 RESULT模塊的輸入、輸出端口圖 歡迎轉(zhuǎn)載

COMPARE的VHDL源程序

比較器COMPARE模塊是數(shù)據(jù)處理模塊PROCESSOR內(nèi)部的一個(gè)子模塊，其功能就是根據(jù)兩個(gè)輸入?yún)?shù)求出其最大值。其輸入、輸出端口如圖1 所示。 圖1 COMPARE的輸入、輸出端口如圖 歡迎轉(zhuǎn)載，信息來(lái)源維庫(kù)電子市場(chǎng)網(wǎng)（www.d

FPGA的VHDL源程序

歡迎轉(zhuǎn)載,信息來(lái)自維庫(kù)電子市場(chǎng)網(wǎng)（www.dzsc.com）來(lái)源:ks990次

基于VHDL語(yǔ)言的IP核驗(yàn)證設(shè)計(jì)

引言 代碼純化．指在代碼設(shè)計(jì)中及完成后進(jìn)行自定義的、IEEE標(biāo)準(zhǔn)的、設(shè)計(jì)重用的、可綜合性和可測(cè)試性等方面的規(guī)則檢查； 代碼覆蓋率分析．研究仿真中的測(cè)試矢量是否足夠； 設(shè)計(jì)性能和面積分析．在設(shè)計(jì)邏輯綜合過(guò)程中分

VHDL數(shù)據(jù)對(duì)象及各種數(shù)據(jù)

——存放各種類型數(shù)據(jù)的容器，包括變量、常量和信號(hào) 1. 變量（VARIABLE） 規(guī)則：只能在進(jìn)程（PROCESS）、函數(shù)（FUNCTION）和過(guò)程（PROCEDURE）中說(shuō)明和使用的局域量 定義格式： VARIABLE 變量名：數(shù)據(jù)類型{：=初始值

VHDL

1 引 言 EDA是現(xiàn)代電子系統(tǒng)設(shè)計(jì)的關(guān)鍵技術(shù)。硬件描述語(yǔ)言VHDL以其“代碼復(fù)用”(code re-use)遠(yuǎn)高于傳統(tǒng)的原理圖輸入法等諸多優(yōu)點(diǎn)，逐漸成為EDA技術(shù)中主要的輸入工具。然而，基于IEEE VHDL Std 1076-1993標(biāo)準(zhǔn)的VHDL只

VHDL設(shè)計(jì)中信號(hào)與變量問(wèn)題的研究

摘 要：　在設(shè)計(jì)過(guò)程中，如果信號(hào)和變量的定義不合適的話，設(shè)計(jì)結(jié)果完全不一樣，因此在設(shè)計(jì)過(guò)程中需要謹(jǐn)慎使用信號(hào)和變量。 在VHDL程序設(shè)計(jì)中，可以充分利用信號(hào)或變量的系統(tǒng)默認(rèn)值，來(lái)靈活實(shí)現(xiàn)設(shè)計(jì)目標(biāo)。本文從應(yīng)用