采用VHDL和發(fā)接復(fù)用器的SDH系統(tǒng)設(shè)計及FPGA仿真
應(yīng)用VHDL語言設(shè)計數(shù)字系統(tǒng),大部分設(shè)計工作可在計算機上完成,從而縮短系統(tǒng)開發(fā)時間,提高工作效率。下面介紹基于VHDL設(shè)計交通燈控制器的一種方案,并給出源程序和仿真結(jié)果?! ? 系統(tǒng)功能與要求 交通燈控制器控
基于VHDL的基帶信號的MFSK調(diào)制
用VHDL/VerilogHD語言開發(fā)PLD/FPGA的完整流程
幾種不同的FIR濾波器設(shè)計及對比
基于VHDL的串口通信程序設(shè)計
如果適配器模塊是由NI公司開發(fā)的,那么不需要任何VHDL或其他硬件描述語言的經(jīng)驗。所有的FPGA編程均通過NI LabVIEW FPGA模塊和NI-RIO驅(qū)動程序軟件以圖形化的方式完成。如果該適配器模塊是由第三方開發(fā)的,則或許提供定
傳統(tǒng)的測試平臺實現(xiàn)只能按順序設(shè)置工作參數(shù),無法動態(tài)響應(yīng)被測設(shè)備的要求。因此這種測試方法會遺漏軟件和硬件之間的某些復(fù)雜時序交互。隨著FPGA功能的逐漸強大,軟件和FPGA之間的交互信息量也在不斷增加。本文討論的
1 引言 VHDL是一種面向設(shè)計、多層次的數(shù)字系統(tǒng)設(shè)計的標(biāo)準(zhǔn)化硬件描述語言,VHDL不需依賴馮·諾伊曼結(jié)構(gòu),可實現(xiàn)時序和真正并行設(shè)計,從而開辟一種全新的數(shù)字系統(tǒng)的設(shè)計途徑。使用VHDL語言更便于建立層次結(jié)構(gòu)
基于VHDL的DRAM控制器設(shè)計
引言信號傳輸一般可分為兩大部分:編碼與解碼。其中編碼要求根據(jù)所傳輸信號特點選擇合適的編碼方式。由于不同的信號在不同的環(huán)境中進行傳輸,受到的干擾是不同的,而選擇合適的編碼方法可以最大限度的避免干擾,使通
基于CPLD/FPGA的VHDL電路優(yōu)化設(shè)計
本設(shè)計采用可編程芯片和VHDL語言進行軟硬件設(shè)計,不但可使硬件大為簡化,而且穩(wěn)定性也有明顯提高。由于可編程芯片的頻率精度可達到50 MHz,因而計時精度很高。本設(shè)計采用逐位設(shè)定預(yù)置時間,其最長時間設(shè)定可長達99小
本設(shè)計采用可編程芯片和VHDL語言進行軟硬件設(shè)計,不但可使硬件大為簡化,而且穩(wěn)定性也有明顯提高。由于可編程芯片的頻率精度可達到50 MHz,因而計時精度很高。本設(shè)計采用逐位設(shè)定預(yù)置時間,其最長時間設(shè)定可長達99小
ModelSim是工業(yè)界最優(yōu)秀的語言仿真器,它提供最友好的調(diào)試環(huán)境,是作FPGA、ASIC設(shè)計的RTL級和門級電路仿真的首選。它支持PC和UNIX、LINUX平臺,是單一內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技
ModelSim和QuestaSim功能簡介及仿真介紹
基于VHDL的SDRAM接口設(shè)計
1.千萬別搞單片機,除非是很特殊的型號,10k以上的月薪,或者創(chuàng)業(yè)例外。單片機的工資太低,因為技術(shù)含量少,玩的人太多。2.不要認(rèn)為銷售好干,賺錢快,你得有那個腦子,而且做好5年沒收成的準(zhǔn)備。3.盡量向底層靠近(例
對電工的幾點忠告,千萬別搞單片機
對電工的幾點忠告,千萬別搞單片機