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FPGA

我要報(bào)錯(cuò)
FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。

  • IP Your Way——您提供規(guī)格，然后SmartDV為您生成定制IP

    快速、可靠且高性價(jià)比的定制IP模式提升芯片設(shè)計(jì)公司競(jìng)爭(zhēng)力

  • 后摩爾時(shí)代的創(chuàng)新：在米爾FPGA上實(shí)現(xiàn)Tiny YOLO V4，助力AIoT應(yīng)用

    在全球半導(dǎo)體制程限制和高端 GPU 受限的大環(huán)境下，F(xiàn)PGA 成為了中國(guó)企業(yè)發(fā)展的重要路徑之一。它可支持靈活的 AIoT 應(yīng)用，其靈活性與可編程性使其可以在國(guó)內(nèi)成熟的 28nm 工藝甚至更低節(jié)點(diǎn)的制程下實(shí)現(xiàn)高效的硬件加速。

  • Microchip借助NVIDIA Holoscan平臺(tái)加速實(shí)時(shí)邊緣AI部署

    PolarFire? FPGA 以太網(wǎng)傳感器橋接器為NVIDIA邊緣 AI 平臺(tái)提供低功耗多傳感器橋接功能

  • 短波接收機(jī)模數(shù)混合AGC設(shè)計(jì)

    為解決短波通信中衰落帶來的輸入信號(hào)起伏不定的問題 ,設(shè)計(jì)了一種用于短波接收機(jī)的模數(shù)混合AGC(Automatic Gain Control , 自動(dòng)增益控制),介紹了AGC的組成和FPGA設(shè)計(jì)方案。該方法采用自然對(duì)數(shù)算法 ,通過檢測(cè)輸入信號(hào)的幅度與門限電平比較 ,輸出控制信號(hào)分別控制模擬增益調(diào)節(jié)電路和數(shù)字增益調(diào)節(jié)電路。實(shí)際測(cè)試表明 ,該AGC電路可以控制較大范圍的射頻輸入信號(hào) ,正確解調(diào)并輸出穩(wěn)定的音頻信號(hào) , 同時(shí)具有快充慢放功能。

  • AMD 宣布推出第二代 Versal Premium 系列，實(shí)現(xiàn)全新系統(tǒng)加速水平，滿足數(shù)據(jù)密集型工作負(fù)載需求

    — 以業(yè)界首款采用 CXL 3.1 及 PCIe Gen6 并支持 LPDDR5 的 FPGA 器件擴(kuò)展第二代 Versal 產(chǎn)品組合，助力快速連接、更高效數(shù)據(jù)遷移并釋放更多內(nèi)存—

  • 一種集成FPGA和DSP芯粒的異構(gòu)系統(tǒng)級(jí)封裝

    一種集成FPGA（現(xiàn)場(chǎng)可編程門陣列）和DSP（數(shù)字信號(hào)處理器）芯粒的異構(gòu)系統(tǒng)級(jí)封裝（SiP）是一種具有創(chuàng)新性和實(shí)用性的技術(shù)解決方案。以下是對(duì)這種異構(gòu)系統(tǒng)級(jí)封裝的詳細(xì)解析：

  • 基于FPGA的“俄羅斯方塊”設(shè)計(jì)

    在當(dāng)今的數(shù)字時(shí)代，現(xiàn)場(chǎng)可編程門陣列（FPGA）因其靈活性和高性能，被廣泛應(yīng)用于各種嵌入式系統(tǒng)和游戲開發(fā)中。本文將介紹一個(gè)基于FPGA的“俄羅斯方塊”游戲設(shè)計(jì)，詳細(xì)闡述系統(tǒng)架構(gòu)、模塊劃分及實(shí)現(xiàn)原理，并附上部分代碼示例。

  • 長(zhǎng)生命周期保障創(chuàng)新，米爾 FPGA SoM產(chǎn)品的優(yōu)勢(shì)

    米爾電子作為行業(yè)領(lǐng)先的解決方案供應(yīng)商，致力于打造高可靠性、長(zhǎng)生命周期的FPGA SoM（System on Module）產(chǎn)品，滿足工業(yè)、汽車、醫(yī)療，電力等嚴(yán)苛應(yīng)用領(lǐng)域的需求。

    米爾電子
    2024-10-31
    SoC FPGA

  • 重新定義未來的可信根架構(gòu)

    企業(yè)環(huán)境的快速數(shù)字化、復(fù)雜網(wǎng)絡(luò)威脅的激增、安全法規(guī)的不斷演變以及量子計(jì)算技術(shù)的崛起，在網(wǎng)絡(luò)安全領(lǐng)域掀起了層層巨浪，行業(yè)對(duì)敏捷性和彈性也提出了更高的要求。為了應(yīng)對(duì)這種情況，企業(yè)必須在網(wǎng)絡(luò)防御和合規(guī)方面保持積極主動(dòng)的態(tài)度。在最新的萊迪思安全研討會(huì)上，萊迪思安全專家與來自AMI和Rambus的合作伙伴共同探討了企業(yè)如何利用先進(jìn)的安全技術(shù)駕馭新的監(jiān)管環(huán)境。討論內(nèi)容包括可信平臺(tái)模塊（TPM）技術(shù)的最新進(jìn)展、使用Caliptra創(chuàng)新推出的測(cè)量信任根（RoTM），以及將這些解決方案無縫集成到現(xiàn)場(chǎng)可編程門陣列（FPGA）技術(shù)實(shí)施中。

  • 實(shí)際案例說明用基于FPGA的原型來測(cè)試、驗(yàn)證和確認(rèn)IP——如何做到魚與熊掌兼得?

    本系列文章從數(shù)字芯片設(shè)計(jì)項(xiàng)目技術(shù)總監(jiān)的角度出發(fā)，介紹了如何將芯片的產(chǎn)品定義與設(shè)計(jì)和驗(yàn)證規(guī)劃進(jìn)行結(jié)合，詳細(xì)講述了在FPGA上使用硅知識(shí)產(chǎn)權(quán)(IP)內(nèi)核來開發(fā)ASIC原型項(xiàng)目時(shí)，必須認(rèn)真考慮的一些問題。

  • 萊迪思宣布開發(fā)者大會(huì)演講嘉賓陣容

    中國(guó)上?！?024年10月24日——萊迪思半導(dǎo)體公司(NASDAQ：LSCC)低功耗可編程器件的領(lǐng)先供應(yīng)商，今日宣布了將于2024年12月10日至11日舉行的萊迪思開發(fā)者大會(huì)的完整議程和演講者陣容。此次線上線下雙渠道盛會(huì)將邀請(qǐng)戴爾、微軟、SICK和Teledyne FLIR等公司的嘉賓做主題演講，萊迪思和其他行業(yè)專家將進(jìn)行小組討論，并展示基于FPGA的強(qiáng)大技術(shù)演示。生態(tài)系統(tǒng)合作伙伴和行業(yè)領(lǐng)導(dǎo)者將共同探討低功耗FPGA解決方案在網(wǎng)絡(luò)邊緣人工智能、安全和先進(jìn)互連方面的尖端技術(shù)和優(yōu)勢(shì)。

  • FPGA實(shí)現(xiàn)串口升級(jí)及MultiBoot：BPI FLASH相關(guān)實(shí)例演示

    在現(xiàn)代嵌入式系統(tǒng)設(shè)計(jì)中，F(xiàn)PGA（現(xiàn)場(chǎng)可編程門陣列）的靈活性和可重構(gòu)性使其成為許多應(yīng)用的理想選擇。而在FPGA的開發(fā)和部署過程中，如何實(shí)現(xiàn)遠(yuǎn)程升級(jí)和故障恢復(fù)成為了一個(gè)重要議題。本文將詳細(xì)探討如何通過BPI FLASH實(shí)現(xiàn)FPGA的串口升級(jí)及MultiBoot功能，并提供一個(gè)實(shí)例演示。

  • 使用FPGA制作便攜式ADAS系統(tǒng)：技術(shù)探索與實(shí)現(xiàn)

    隨著自動(dòng)駕駛技術(shù)的飛速發(fā)展，高級(jí)駕駛輔助系統(tǒng)（ADAS）已成為現(xiàn)代汽車的重要組成部分。ADAS利用先進(jìn)的傳感器、攝像頭和算法，為駕駛員提供重要的道路信息，協(xié)助其避免潛在危險(xiǎn)，提升駕駛安全性。本文將探討如何使用FPGA（現(xiàn)場(chǎng)可編程門陣列）制作一個(gè)便攜式ADAS系統(tǒng)，并附上相關(guān)代碼示例。

  • RTL與HLS強(qiáng)強(qiáng)聯(lián)合：開辟FPGA新開發(fā)之路

    在當(dāng)今快速發(fā)展的硬件設(shè)計(jì)領(lǐng)域，現(xiàn)場(chǎng)可編程門陣列（FPGA）以其高度的靈活性和可定制性，成為了眾多應(yīng)用領(lǐng)域的首選。然而，隨著設(shè)計(jì)復(fù)雜性的不斷增加，傳統(tǒng)的寄存器傳輸級(jí)（RTL）設(shè)計(jì)方法逐漸暴露出設(shè)計(jì)周期長(zhǎng)、資源消耗大等問題。為了應(yīng)對(duì)這些挑戰(zhàn)，高層次綜合（HLS）技術(shù)應(yīng)運(yùn)而生，它與RTL的結(jié)合為FPGA的開發(fā)開辟了一條全新的道路。

  • FPGA在汽車電子中的應(yīng)用：ADAS系統(tǒng)的革新力量

    隨著汽車電子技術(shù)的飛速發(fā)展，高級(jí)駕駛輔助系統(tǒng)（ADAS）已成為現(xiàn)代汽車不可或缺的一部分。ADAS通過集成多種傳感器、控制器和執(zhí)行器，為駕駛員提供駕駛輔助，提高行車安全性，降低駕駛疲勞，并逐步向自動(dòng)駕駛邁進(jìn)。在這一進(jìn)程中，現(xiàn)場(chǎng)可編程門陣列（FPGA）以其獨(dú)特的優(yōu)勢(shì)，在ADAS系統(tǒng)中發(fā)揮著越來越重要的作用。

    汽車電子
    2024-10-24
    ADAS FPGA

  • 適用FPGA的小型神經(jīng)網(wǎng)絡(luò)：加速邊緣智能的新篇章

    在人工智能（AI）技術(shù)日新月異的今天，神經(jīng)網(wǎng)絡(luò)作為其核心驅(qū)動(dòng)力，正逐步滲透到各個(gè)行業(yè)與領(lǐng)域。然而，傳統(tǒng)的神經(jīng)網(wǎng)絡(luò)模型往往受限于計(jì)算資源和功耗，難以在邊緣設(shè)備上實(shí)現(xiàn)高效運(yùn)行?，F(xiàn)場(chǎng)可編程門陣列（FPGA）作為一種高性能、低功耗的硬件加速器，為小型神經(jīng)網(wǎng)絡(luò)的部署提供了理想的平臺(tái)。本文將深入探討適用于FPGA的小型神經(jīng)網(wǎng)絡(luò)，以及它們?cè)谶吘壷悄軕?yīng)用中的獨(dú)特優(yōu)勢(shì)。

  • FPGA與ASIC：效率差異的深度剖析

    在半導(dǎo)體技術(shù)的快速發(fā)展中，現(xiàn)場(chǎng)可編程門陣列（FPGA）和專用集成電路（ASIC）作為兩種重要的硬件平臺(tái)，各自在不同的應(yīng)用領(lǐng)域中發(fā)揮著關(guān)鍵作用。盡管FPGA以其靈活性和可編程性著稱，但在效率方面，它通常低于ASIC。本文將從多個(gè)維度深入探討FPGA與ASIC之間的效率差異，以及這些差異背后的原因。

  • “軟核”硬做：ODrive的FPGA版本探索

    在硬件設(shè)計(jì)的廣闊領(lǐng)域中，F(xiàn)PGA（現(xiàn)場(chǎng)可編程門陣列）以其高度的靈活性和可編程性，成為了眾多創(chuàng)新項(xiàng)目的核心。其中，ODrive作為一個(gè)開源的、高精度的無刷電機(jī)驅(qū)動(dòng)器項(xiàng)目，也迎來了其FPGA版本的誕生。這一版本不僅繼承了ODrive的高性能特性，還通過FPGA的硬件加速能力，進(jìn)一步提升了系統(tǒng)的實(shí)時(shí)性和可靠性。本文將深入探討ODrive FPGA版本的設(shè)計(jì)思路、實(shí)現(xiàn)過程以及關(guān)鍵技術(shù)，并附上部分代碼示例。

    智能硬件
    2024-10-24
    ODrive FPGA

  • FPGA的綜合和約束的關(guān)系：優(yōu)化設(shè)計(jì)與性能的關(guān)鍵

    在FPGA（現(xiàn)場(chǎng)可編程門陣列）設(shè)計(jì)中，綜合（Synthesis）和約束（Constraints）是兩個(gè)至關(guān)重要的環(huán)節(jié)，它們共同決定了設(shè)計(jì)的最終性能和資源利用率。本文將深入探討FPGA綜合和約束之間的關(guān)系，以及它們?nèi)绾斡绊懺O(shè)計(jì)流程、資源分配、時(shí)序性能和調(diào)試維護(hù)等方面。

  • 使用機(jī)器學(xué)習(xí)預(yù)測(cè)FPGA的執(zhí)行時(shí)間與功耗：一種創(chuàng)新的方法

    隨著科技的飛速發(fā)展，現(xiàn)場(chǎng)可編程門陣列（FPGA）在高性能計(jì)算、數(shù)據(jù)中心、人工智能等領(lǐng)域的應(yīng)用日益廣泛。然而，F(xiàn)PGA設(shè)計(jì)的復(fù)雜性和功耗問題一直是制約其性能提升的關(guān)鍵因素。近年來，機(jī)器學(xué)習(xí)（ML）技術(shù)的興起為FPGA的執(zhí)行時(shí)間與功耗預(yù)測(cè)提供了新的解決方案。本文將探討如何使用機(jī)器學(xué)習(xí)進(jìn)行FPGA的執(zhí)行時(shí)間與功耗預(yù)測(cè)，并分析其優(yōu)勢(shì)與挑戰(zhàn)。