據(jù)Intel公司負(fù)責(zé)22nm制程項(xiàng)目的經(jīng)理Kaizad Mistry透露，Intel早在四年前便已經(jīng)決定要在22nm制程節(jié)點(diǎn)啟用三柵（Tri-gate）技術(shù)。Intel的三柵技術(shù)其本質(zhì)是屬于 Finfet晶體管一類，但是由于三柵在鰭的兩個(gè)側(cè)面以及鰭的頂部各設(shè)有一個(gè)柵極，因此Intel將這種技術(shù)定名為三柵。


Kaizad Mistry

Mistry說：“我們公司內(nèi)部之間，以及我們與我們的設(shè)計(jì)合作伙伴之間就是否采用三柵技術(shù)進(jìn)行了長(zhǎng)時(shí)間的討論。要實(shí)現(xiàn)三柵技術(shù)挑戰(zhàn)很大，而且由于晶體管寬度方向的尺寸離散化較嚴(yán)重（后面會(huì)解釋什么是所謂的尺寸離散化），因此同時(shí)還需要對(duì)芯片的設(shè)計(jì)方法進(jìn)行改變。不過經(jīng)過討論之后，我們最終認(rèn)為三柵技術(shù)在性能方面的改善完全可以抵消其實(shí)現(xiàn)的難度?！?br>
兩大難點(diǎn)：鰭寬尺寸與寄生電阻/電容的控制

“三柵技術(shù)最大的難點(diǎn)在于如何保證制程工藝的健壯性，即如何在鰭的成型中保持?jǐn)?shù)十億個(gè)鰭的寬度和長(zhǎng)度方向尺寸都能控制在較為精確的范圍之內(nèi)?！?br>
他還認(rèn)為，要充分釋放三柵技術(shù)的性能優(yōu)勢(shì)，就必須解決好隨之而來的器件寄生串聯(lián)電阻/電容的問題，這是Intel三柵工藝實(shí)現(xiàn)的“第二大難題”。

“最困難的地方是如何保持鰭結(jié)構(gòu)的完善性?！彼f。雖然22nm三柵工藝需要更多的雙重成像處理，但是Intel仍在使用193nm液浸式光刻設(shè)備來制造芯片。由于并沒有采用更先進(jìn)的光刻設(shè)備和光刻技術(shù)，因此就需要對(duì)22nm三柵工藝的工藝控制方法進(jìn)行改進(jìn)。正是由于這種對(duì)工藝控制方法的改進(jìn)，才使得Intel最終有信心采用三柵技術(shù)。



控制鰭的寬度尺寸，對(duì)限制三柵晶體管的短溝道效應(yīng)具有非常重要的作用。同時(shí)，鰭的寬度尺寸，以及鰭的雜質(zhì)摻雜分布的控制，還會(huì)影響到管子門限電壓Vt的值，以及全耗盡型溝道中載流子的輸運(yùn)狀況。

Mistry在5月4日Intel發(fā)布會(huì)之后的一次電話訪談中透露：“必須保證鰭的寬度正確，這樣才能保證三柵晶體管能運(yùn)行在全耗盡模式下?！?br>
另外，還需要對(duì)鰭的寬度與高度方向的尺寸值進(jìn)行權(quán)衡考慮。過薄的鰭雖然可以保證晶體管運(yùn)行在全耗盡模式下，因此可以很好地控制短溝道效應(yīng)。但是Mistry表示：“如果鰭的寬度太小，那么（由于電阻值與導(dǎo)體截面積成反比的原因），寄生電阻會(huì)增大。寬度太大，又不能保證工作在全耗盡模式下。”

鰭的高度方向尺寸值同樣需要進(jìn)行權(quán)衡考慮。更大的鰭高雖然可以提升管子的電流驅(qū)動(dòng)能力，但是管子的寄生電容會(huì)因此而增加。“當(dāng)然，具體采用什么樣的鰭寬和鰭高尺寸，還有賴于電路的類型，比如來自互連層的負(fù)載較大還是晶體管本身的負(fù)載較大等等?！?br>
垂直型晶體管結(jié)構(gòu)可以有效提升芯片的晶體管密度，因?yàn)榇怪毙途w管的鰭可以設(shè)計(jì)得非?？拷溟g的距離可以達(dá)到光刻技術(shù)所允許的最小極限

三柵結(jié)構(gòu)晶體管的有效寬度W等于鰭高的兩倍+鰭寬，即2H+W.平面型晶體管的寬度可以彼此不同，但是三柵晶體管各個(gè)鰭的有效寬度都是相同的，因此當(dāng)需要晶體管電流較高時(shí)，只能采取將多個(gè)鰭并聯(lián)在一起的做法（即所謂的“尺寸離散化”），Intel可以最多一次并聯(lián)6個(gè)鰭。

“并聯(lián)的鰭數(shù)越多，晶體管的電流便越大。”Mistry說：“我們必須解決寄生電阻的問題，而當(dāng)我們將多個(gè)鰭并聯(lián)在一起時(shí)，其電阻值也會(huì)減小。在設(shè)計(jì)平面型晶體管時(shí)，如果需要更大的電流，我們會(huì)增加管子的寬度方向尺寸，而到三柵晶體管，我們則采取將多個(gè)鰭并聯(lián)的做法。兩者本質(zhì)上是相同的?！?br>
工作電壓，門限電壓及亞閥值擺幅的控制：

全耗盡溝道設(shè)計(jì)的三柵晶體管相比平面型晶體管而言，其亞閥值擺幅（threshold swing：即亞閥值斜率的倒數(shù)，常用S表示）曲線更為陡峭。對(duì)部分耗盡型平面晶體管而言，當(dāng)柵極控制晶體管關(guān)閉（即解除溝道的反型層狀態(tài)）時(shí)，硅襯底會(huì)對(duì)反型層造成一定的影響，即所謂的“體效應(yīng)”，因此會(huì)造成管子的亞閥值擺幅曲線偏離期望值而斜率下降。

相比之下，在全耗盡型晶體管中，襯底對(duì)溝道不再產(chǎn)生影響作用。Mistry稱，對(duì)三柵晶體管而言，襯底對(duì)亞閥值斜率的影響被“完全消除”了，因此管子的亞閥值斜率更陡。

在全耗盡晶體管中，耗盡區(qū)的寬度是小于硅層厚度的。雖然耗盡區(qū)的寬度與摻雜等級(jí)有關(guān)，但Mistry稱管子的門限電壓Vt受摻雜等級(jí)的影響更小了?！埃ㄈ龞啪w管）的溝道部分并非完全沒有摻雜雜質(zhì)，但是（相比平面型晶體管）其摻雜雜質(zhì)的濃度大大降低了。而溝道區(qū)雜質(zhì)濃度的減小，則有利于減小溝道載流子與雜質(zhì)離子發(fā)生散射碰撞的幾率，提升溝道載流子的遷移率（通俗地說類似與載流子的運(yùn)動(dòng)速度），因此可以改善管子的性能。....減小溝道中摻雜的雜質(zhì)原子數(shù)量對(duì)管子的性能確實(shí)有提高作用，尤其是在漏源電壓較低的情況下?！?br>
不僅如此，由于溝道中雜質(zhì)摻雜濃度的大大減小，過去由于各個(gè)管子中溝道部位的雜質(zhì)摻雜濃度不均而導(dǎo)致的門限電壓變異，導(dǎo)致各管子間門限電壓互有差異的不匹配現(xiàn)象（Vt mismatch）也大有緩解。更陡的亞閥值斜率和門限電壓的穩(wěn)定提升，帶來的好處就是管子的門限電壓可以降到更低的水平，工作電壓可以設(shè)得更低。

能保證芯片穩(wěn)定正常工作的最低電壓Vmin與門限電壓不匹配有緊密的聯(lián)系。特別是對(duì)保存數(shù)據(jù)用的器件如緩存，寄存器文件，鎖存器等而言，門限電壓不匹配問題解決的越好，則芯片的Vmin電壓值便可以做到更小。



Mistry稱：“據(jù)我們之前的估計(jì)，22nm三柵器件的工作電壓相比我們的平面型器件可以降低100-150mV左右，其降低的值將非常接近150mV。根據(jù)電路的種類不同，三柵器件的工作電壓可以下降100-150-200mV這樣的幅度.”

工作電壓降低100mV，加上晶體管尺寸的進(jìn)一步縮減，就意味著在同等的運(yùn)行頻率下，讀寫邏輯器件時(shí)的功耗（access power）可降低到原來的一半以上?！斑@樣的提升幅度是很大的，”Mistry表示，正是在讀寫邏輯器件時(shí)的功耗下降幅度較大優(yōu)勢(shì)的鼓舞下，Intel才做出了轉(zhuǎn)向三柵制程的決定。

三柵制程給芯片設(shè)計(jì)方法帶來的改變：

最后，晶體管密度，性能和省電能力的提升，還給芯片的設(shè)計(jì)方法帶來了新的挑戰(zhàn)?！白鳛橐患壹稍O(shè)備制造商，我們?cè)谛酒O(shè)計(jì)方面有我們自己的優(yōu)勢(shì)。那就是一旦需要對(duì)芯片設(shè)計(jì)用軟件進(jìn)行修改，我們可以很快做出反應(yīng)，設(shè)計(jì)出新的設(shè)計(jì)用軟件，芯片設(shè)計(jì)人員對(duì)設(shè)計(jì)方法改動(dòng)方面的響應(yīng)速度也（比代工廠）更快?！盵!--empirenews.page--]

當(dāng)被問及采用三柵制程的芯片在設(shè)計(jì)時(shí)，其設(shè)計(jì)的復(fù)雜程度是否比平面型晶體管芯片更復(fù)雜時(shí)，Mistry表示：“兩者只是有一些區(qū)別罷了。我認(rèn)為設(shè)計(jì)的復(fù)雜程度并沒有提高?！币郧埃O(shè)計(jì)用軟件會(huì)為晶體管的寬度尺寸，功耗以及時(shí)延性能進(jìn)行優(yōu)化，而現(xiàn)在設(shè)計(jì)軟件只不過在優(yōu)化晶體管寬度尺寸時(shí)要考慮如何并聯(lián)鰭的問題而已，這相比之下并沒有顯得更復(fù)雜，只是在優(yōu)化方式上有所區(qū)別而已。

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原文：semimd