GlobalFoundries公司正在仔細(xì)考慮其20nm節(jié)點(diǎn)的低功耗和高性能等不同制程技術(shù)，而在此同時，多家晶片業(yè)高層也齊聚一堂，共同探討即將在2014年來臨的3DIC，以及進(jìn)一步往7nm節(jié)點(diǎn)發(fā)展的途徑。

IBM的專家指出，下一代的20nm節(jié)點(diǎn)可支援最佳化的低功耗和高性能制程技術(shù)。而GlobalFoundries將在今年八月決定，是否提供這些不同的制程選項。

這些僅僅是今年度GSASiliconSummit上討論的兩個焦點(diǎn)。與會的晶片業(yè)高層還討論了預(yù)計在2014年到來，但仍面臨諸多挑戰(zhàn)的3DIC，以及腳步緩慢但仍然預(yù)見可朝7nm邁進(jìn)的CMOS微縮技術(shù)。

“臺積電最近表示其20nm節(jié)點(diǎn)在制程最佳化方面并沒有顯著差異，但我并不這么認(rèn)為，”IBM院士暨微電子部門首席技術(shù)專家SubramanianIyer說。“我相信，在相同的節(jié)點(diǎn)上​​，你可以擁有兩種不同的制程，”他在主題演講中表示。

事實(shí)上，GlobalFoundries正在考慮是否是在為20nm提供高性能和低功耗制程。

“我們?nèi)栽谂c主要客戶討論該做些什么，針對性能和功耗方面，可能要做出更多取舍，”GlobalFoundries先進(jìn)技術(shù)架構(gòu)主管SubramaniKengeri表示。

他指出，20nm的變化空間可能相對更加狹小，而且從經(jīng)濟(jì)面來看也未必可行。IBM的Iyer則認(rèn)為，臺積電決定僅提供一種20nm制程，其經(jīng)濟(jì)面的考量可能多于技術(shù)面。

接下來，采用FinFET的14nm制程，則將為晶片產(chǎn)業(yè)開創(chuàng)更大的機(jī)會，如提供0.9V的高性能版本，以及0.6V的低功耗變種制程等。此外，與傳統(tǒng)轉(zhuǎn)移到一個新制程節(jié)點(diǎn)相較，14nm節(jié)點(diǎn)可提供的利益也預(yù)估將高出兩倍之多。

從歷史角度來看，要為每一個節(jié)點(diǎn)提供不同制程變化，都會需要在基礎(chǔ)制程上添加獨(dú)特且復(fù)雜的特性，IBM的Iyer說。他指出，過去，我們在每一代制程節(jié)點(diǎn)都擁有不同功能的制程，現(xiàn)在不大可能驟然讓它們完全消失。

20nm仍有變化空間​​，SubramanianIyer說。

2014年，迎接3DIC到來

此外，晶片業(yè)高層也探討了幾種可望在2014年量產(chǎn)，采用矽穿孔(TSV)的3DIC。

思科系統(tǒng)(CiscoSystems)封裝專家暨技術(shù)品質(zhì)部副總裁MarkBrillhart表示，3DIC將改變游戲規(guī)則。他認(rèn)為3DIC將有幾種不同的形式，而且很快就會步入大量應(yīng)用。

“自1996年的覆晶封裝技術(shù)熱潮以來，我從未想像過封裝技術(shù)能再次令人感到振奮，”Brillhart說。

高通(Qualcomm)“非常高興”能在實(shí)驗室中采用Xilinx的2.5DFPGA來開發(fā)原型，高通工程部副總裁NickYu表示。他預(yù)計，運(yùn)用TSV來鏈接WideI/O的高階智慧手機(jī)用行動應(yīng)用處理器最快今年或明年便可問世。

“我們會在許多不同領(lǐng)域看到這些強(qiáng)大的3D技術(shù)，”IBM的Iyer表示，他們已經(jīng)制造出了數(shù)款使用TSV堆疊處理器和DRAM的原型產(chǎn)品。

目前的CPU有8～12個核心，未來還將朝采用3DIC技術(shù)，堆疊24個核心與DRAM還有散熱片的方向發(fā)展。IBM也對于‘在矽中介層上建構(gòu)系統(tǒng)‘(systemonaninterposer)的2.5D模組深感興趣，在這些模組中，記憶體晶片在矽基板上圍繞著處理器而建置，并使用去耦電容來改善功率調(diào)節(jié)性能。

“這個領(lǐng)域不斷出現(xiàn)更多的創(chuàng)新，它們將帶來更顯著的差異化，但共同點(diǎn)在于它們都將提供適合行動應(yīng)用的優(yōu)勢，”他補(bǔ)充說。

但3D晶片仍有許多待解的難題。工程師仍不知如何解決3DIC產(chǎn)生的熱問題，他們需要新的測試策略和制造工具，他們也正在推動各領(lǐng)域的設(shè)計師們形成新的供應(yīng)鏈，就各種技術(shù)和商業(yè)問題展開深入合作及探索。

“現(xiàn)階段，成本是3D晶片面臨的最大問題，”高通的Yu表示。

他表示，臺積電提出的端對端(end-to-end)3D服務(wù)會是低成本的說法并不能讓他信服。他進(jìn)一指出，不同的3D產(chǎn)品會需要不同的供應(yīng)鏈。

“設(shè)備占單位成本很大一部份，”日月光集團(tuán)(ASEGroup)工程暨業(yè)務(wù)部資深副總裁RichRice說。該公司正在安裝接合／分離(bonding/de-bonding)、晶圓薄化和其他負(fù)責(zé)處理所謂3D制程中間步驟的設(shè)備。“即使是在較傳統(tǒng)的后段制程領(lǐng)域，當(dāng)我們決定量產(chǎn)，我們也必須擔(dān)負(fù)必要的資本支出，”Rice說。

應(yīng)用材料(AppliedMaterials)發(fā)言人指出，業(yè)界需要新的3D系統(tǒng)，設(shè)備制造商正在努力準(zhǔn)備為450mm晶圓和20、14nm節(jié)點(diǎn)做準(zhǔn)備。

思科的Brillhart表示，他擔(dān)憂的事情還有很多，包括為了找到讓3D晶片獲利的可行方法，彼此競爭的公司有時也必須合作。

摩爾定律步伐緩慢

好消息是，專家們認(rèn)為，一直到至少7nm節(jié)點(diǎn)，都不會出現(xiàn)根本性的障礙。但壞消息則是“更微小節(jié)點(diǎn)的優(yōu)勢正不斷被侵蝕，”IBM的Iyer說。

罪魁禍?zhǔn)拙臀⒂凹夹g(shù)。今天業(yè)界采用的193nm浸入式微影技術(shù)已經(jīng)被要求用在22甚至14nm節(jié)點(diǎn)。

“這導(dǎo)致了愈來愈高的成本，”Iyer說。“另外，復(fù)雜的圖形解決方案也讓我們感到焦慮。”

微影成本確實(shí)會在20nm和14nm節(jié)點(diǎn)劇烈飆升，GlobalFoundries的Kengeri表示。他指出，額外的復(fù)雜性以及制程和設(shè)計成本，是讓傳統(tǒng)晶片產(chǎn)業(yè)每兩年跨越一個技術(shù)世代的時程開始延長的主要原因之一。

業(yè)界多花費(fèi)了三季的時間來達(dá)到符合品質(zhì)要求的32/28nm技術(shù)節(jié)點(diǎn)，這要比過去所花費(fèi)的時間多出一季，Kengeri說。“可看到整個產(chǎn)業(yè)的腳步正在趨緩，”他表示。

根據(jù)美林(Merrill Lynch)的報告，一個14nm的SoC專案成本可能會上揚(yáng)到2.5億美元，Marvell Semiconductor制造部副總裁Roawen Chen說。光罩成本約700萬美元，且從投片到產(chǎn)出首個矽晶片的時間可能會延長到六個月，他表示。

“事實(shí)是它將變得更加昂貴，”Chen說。

但也有好消息，IBM的研究人員已經(jīng)發(fā)現(xiàn)了制造出僅內(nèi)含25個原子元件的方法，這為邁向7nm制程節(jié)點(diǎn)開啟了全新道路。“在朝7nm前進(jìn)的道路上，我們并沒有看到根本性的問題存在，”Iyer說。