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芯片驗(yàn)證工程師

所屬頻道 公眾號精選

  • 在驗(yàn)證中采用最新技術(shù)的缺點(diǎn)！

    “驗(yàn)證很多人都清楚，驗(yàn)證技術(shù)一直在發(fā)展，個人技術(shù)成長不進(jìn)則退。于是采用最新的驗(yàn)證方法和趨勢是很多驗(yàn)證牛人趨之若鶩的事情。一旦驗(yàn)證大佬嘗試了某個事情，可能很快就會在團(tuán)隊(duì)傳播起來，這就是偶像效應(yīng)。這時候，這項(xiàng)技術(shù)仿佛就是經(jīng)過檢驗(yàn)了的真理，也不管實(shí)際的應(yīng)用場景和根本邏輯了。這些新技術(shù)包...

  • VLSI面試問題

    1、仿真（SIMULATION）和綜合（SYNTHESIS）之間的區(qū)別是什么？Simulation

  • 中斷的本質(zhì)是外部給CPU的一個數(shù)字信號？

    對又不對。對：中斷的主要源頭都是來自外部的，因而它主要想解決外部的觸發(fā)問題，內(nèi)部的問題是捎帶著處理一下。所謂"外部"的中斷信號，要看有多"外"。有在cpu外面，但是仍然是芯片里面的，比如uart，i2c，pwm，timer，看門狗等總線上掛接設(shè)備發(fā)的中斷，我們暫且叫他們第一類中斷...

  • 不要讓這10個驗(yàn)證思維毀掉你

    1、這是繼承的代碼，不需要驗(yàn)證。你100%確定這個代碼經(jīng)過完備驗(yàn)證么？你確定沒有人后來修改過么？你確定和這個代碼相關(guān)的一切都沒有變化么？?2、我可以在5分鐘內(nèi)想出一個補(bǔ)丁。只要你確定你的驗(yàn)證環(huán)境不會成為一個屎山。問問你自己，一周以后你還記得這段代碼是什么意思么？與其花幾個小時修改...

  • 數(shù)字芯片綜合面試問題

    1、為設(shè)計執(zhí)行綜合時使用的各種設(shè)計約束是什么？1.1、創(chuàng)建時鐘（頻率、占空比）。1.2、定義輸入端口的transition-time要求1.3、指定輸出端口的負(fù)載值1.4、對于輸入和輸出，指定延遲值（輸入延遲和輸出延遲），這些延遲已經(jīng)被相鄰芯片消耗。1.5、指定case-sett...

  • 互聯(lián)網(wǎng)/芯片驗(yàn)證/烤面筋和理發(fā)師，也許賺得差不多

    芯片驗(yàn)證通常被視為設(shè)計的衍生。十年前的驗(yàn)證不如設(shè)計那么重要，新手的設(shè)計經(jīng)常被安排進(jìn)行一些驗(yàn)證，大多數(shù)驗(yàn)證工程師想要成為設(shè)計也就不足為奇了。但現(xiàn)在，驗(yàn)證可能是比設(shè)計更有利可圖的職業(yè)選擇，許多有經(jīng)驗(yàn)的人會堅持驗(yàn)證，而不會考慮轉(zhuǎn)向設(shè)計。一般估計，70%的芯片開發(fā)周期用于功能驗(yàn)證。驗(yàn)證工...

  • 亞穩(wěn)態(tài)介紹

    從外部世界到時鐘電路的任何異步輸入都是一個不可靠的信號來源，因?yàn)榭偸怯懈怕试诋惒叫盘栒诟淖兊臅r候采樣。?同步電路，例如觸發(fā)器能指定Setup時間和Hold時間，而異步電路卻不行。異步電路可能采樣到1)轉(zhuǎn)換前信號的狀態(tài)。2)轉(zhuǎn)換后信號的狀態(tài)。3)觸發(fā)器變成亞穩(wěn)態(tài)。?前兩種可能性對...

  • 深刻理解跨時鐘域:三個主要問題和解決方案

    如今，SoCs正變得越來越復(fù)雜，數(shù)據(jù)經(jīng)常從一個時鐘域傳輸?shù)搅硪粋€時鐘域。上圖信號A由C1時鐘域觸發(fā)，被C2時鐘域采樣。根據(jù)這兩個時鐘之間的關(guān)系，在將數(shù)據(jù)從源時鐘傳輸?shù)侥繕?biāo)時鐘時，可能會出現(xiàn)不同類型的問題，并且這些問題的解決方案也有所不同。本文討論了不同類型的跨時鐘域，以及每種類型...

  • 同步和異步跨時鐘域示例分析

    本文主要介紹各種類型的跨時鐘域問題。同步時鐘是指具有已知相位和頻率關(guān)系的時鐘。這些時鐘本質(zhì)上是來自同一時鐘源。根據(jù)相位和頻率關(guān)系，可分為以下幾類：具有相同頻率和零相位差的時鐘具有相同頻率和固定相位差的時鐘具有不同頻率和可變相位差的時鐘整數(shù)倍時鐘非整數(shù)倍時鐘具有相同頻率和零相位差的...

  • 跨時鐘域數(shù)據(jù)傳輸上的驗(yàn)證考量

    跨時鐘域驗(yàn)證可分為結(jié)構(gòu)驗(yàn)證和功能驗(yàn)證兩類。結(jié)構(gòu)驗(yàn)證確保在需要的地方添加了適當(dāng)?shù)耐竭壿?。功能?yàn)證確保已添加的邏輯實(shí)現(xiàn)了預(yù)期的功能。僅通過執(zhí)行結(jié)構(gòu)驗(yàn)證，就可以檢測到許多CDC問題。這些檢查比功能驗(yàn)證更簡單、更快。因此，驗(yàn)證應(yīng)從結(jié)構(gòu)檢查開始，檢測到的問題應(yīng)在轉(zhuǎn)向功能驗(yàn)證之前進(jìn)行修復(fù)。...

  • 收好這份驗(yàn)證工程師的學(xué)習(xí)曲線！

    學(xué)習(xí)曲線的定義為"在一定時間內(nèi)獲得的技能或知識的速率"。對于驗(yàn)證工程師，哪一種工作環(huán)境能提供最大的學(xué)習(xí)機(jī)會？1)IP驗(yàn)證2)SOC驗(yàn)證3)驗(yàn)證IP開發(fā)在工作時所具備的技能應(yīng)該符合整個行業(yè)的要求，并且應(yīng)該可以跨公司攜帶。假設(shè)你正在使用該公司的內(nèi)部工具對處理器設(shè)計進(jìn)行驗(yàn)證，方法和工具...

  • 提高驗(yàn)證效率，做一個不加班不丟球的高質(zhì)量人類驗(yàn)證工程師

    相信很多人都聽說過這樣的一個論斷：“功能驗(yàn)證需要占用芯片設(shè)計周期的70%”。編寫測試計劃/可重用驗(yàn)證環(huán)境/設(shè)計斷言、定位RTLbug、實(shí)現(xiàn)代碼覆蓋和功能覆蓋目標(biāo)以及門級仿真和調(diào)試，是功能驗(yàn)證工程師在tapeout前經(jīng)歷的一些常見活動。如果DUT有更多的bug，驗(yàn)證工程師的工作就會...

  • SystemVerilog中還有一個final?block

    相信很多人都知道并且使用過Verilog中的initial語句塊，用來初始化一些變量、持續(xù)生成時鐘和復(fù)位信號以及setvirtualinterface等等。finalblock是在SystemVerilog中引入的一個新概念。final?begin????????$display...

  • 3個SystemVerilog新特性！

    3個SystemVerilog新特性！01`begin_keyword`end_keyword硬件描述語言中有很多特殊的編譯或者綜合等工具的預(yù)執(zhí)行指令，在某些場景下我們可以利用一下HDL之外的語法去指導(dǎo)工具，而不是信馬由韁。這兩個define可以在代碼的任何部分之間使用，以保持S...

  • 什么造就一個NB的驗(yàn)證團(tuán)隊(duì)

    01順“勢”而為這個“勢”不是指黑惡勢力，也不是辦公室政治。驗(yàn)證技術(shù)一直在以非?？斓乃俣劝l(fā)展，優(yōu)秀的驗(yàn)證團(tuán)隊(duì)?wèi)?yīng)該跟隨前沿的驗(yàn)證技術(shù)，并在項(xiàng)目中實(shí)施這些技術(shù)內(nèi)化為團(tuán)隊(duì)的能力。普通和平庸的團(tuán)隊(duì)往往缺少技術(shù)的挖掘和交流，只根據(jù)以往的經(jīng)驗(yàn)和方式謀生。02技術(shù)分享驗(yàn)證團(tuán)隊(duì)要想出彩，最重要的...

    公眾號精選
    2021-12-07