3個(gè)SystemVerilog新特性！
時(shí)間：2021-12-07 16:18:27
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[導(dǎo)讀]3個(gè)SystemVerilog新特性！01`begin_keyword`end_keyword硬件描述語言中有很多特殊的編譯或者綜合等工具的預(yù)執(zhí)行指令，在某些場景下我們可以利用一下HDL之外的語法去指導(dǎo)工具，而不是信馬由韁。這兩個(gè)define可以在代碼的任何部分之間使用，以保持S...
3個(gè)SystemVerilog新特性！
01`begin_keyword `end_keyword
硬件描述語言中有很多特殊的編譯或者綜合等工具的預(yù)執(zhí)行指令，在某些場景下我們可以利用一下HDL之外的語法去指導(dǎo)工具，而不是信馬由韁。這兩個(gè)define可以在代碼的任何部分之間使用，以保持Systemverilog的向后，即向verilog的兼容性。如果你一開始是使用Verilog搭建測試平臺，然后希望遷移到SystemVerilog，或者你一開始使用Verilog設(shè)計(jì)，后來希望能使用Sytemverilog。
你可以使用這個(gè)define去引導(dǎo)工具避免編譯錯誤。
02let語法結(jié)構(gòu)替換宏
01`begin_keyword `end_keyword
硬件描述語言中有很多特殊的編譯或者綜合等工具的預(yù)執(zhí)行指令，在某些場景下我們可以利用一下HDL之外的語法去指導(dǎo)工具，而不是信馬由韁。這兩個(gè)define可以在代碼的任何部分之間使用，以保持Systemverilog的向后，即向verilog的兼容性。如果你一開始是使用Verilog搭建測試平臺，然后希望遷移到SystemVerilog，或者你一開始使用Verilog設(shè)計(jì)，后來希望能使用Sytemverilog。
你可以使用這個(gè)define去引導(dǎo)工具避免編譯錯誤。
02let語法結(jié)構(gòu)替換宏
package?example_package; let expand_operation (a,b) = assert ( !a 
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