3個(gè)SystemVerilog新特性！
時(shí)間：2021-12-07 16:18:27
關(guān)鍵字：
SYSTEMVERILOG
DEFINE
PACKAGE
編譯
手機(jī)看文章
掃描二維碼
隨時(shí)隨地手機(jī)看文章
[導(dǎo)讀]3個(gè)SystemVerilog新特性！01`begin_keyword`end_keyword硬件描述語(yǔ)言中有很多特殊的編譯或者綜合等工具的預(yù)執(zhí)行指令，在某些場(chǎng)景下我們可以利用一下HDL之外的語(yǔ)法去指導(dǎo)工具，而不是信馬由韁。這兩個(gè)define可以在代碼的任何部分之間使用，以保持S...
3個(gè)SystemVerilog新特性！
01`begin_keyword `end_keyword
硬件描述語(yǔ)言中有很多特殊的編譯或者綜合等工具的預(yù)執(zhí)行指令，在某些場(chǎng)景下我們可以利用一下HDL之外的語(yǔ)法去指導(dǎo)工具，而不是信馬由韁。這兩個(gè)define可以在代碼的任何部分之間使用，以保持Systemverilog的向后，即向verilog的兼容性。如果你一開(kāi)始是使用Verilog搭建測(cè)試平臺(tái)，然后希望遷移到SystemVerilog，或者你一開(kāi)始使用Verilog設(shè)計(jì)，后來(lái)希望能使用Sytemverilog。
你可以使用這個(gè)define去引導(dǎo)工具避免編譯錯(cuò)誤。
02let語(yǔ)法結(jié)構(gòu)替換宏
01`begin_keyword `end_keyword
硬件描述語(yǔ)言中有很多特殊的編譯或者綜合等工具的預(yù)執(zhí)行指令，在某些場(chǎng)景下我們可以利用一下HDL之外的語(yǔ)法去指導(dǎo)工具，而不是信馬由韁。這兩個(gè)define可以在代碼的任何部分之間使用，以保持Systemverilog的向后，即向verilog的兼容性。如果你一開(kāi)始是使用Verilog搭建測(cè)試平臺(tái)，然后希望遷移到SystemVerilog，或者你一開(kāi)始使用Verilog設(shè)計(jì)，后來(lái)希望能使用Sytemverilog。
你可以使用這個(gè)define去引導(dǎo)工具避免編譯錯(cuò)誤。
02let語(yǔ)法結(jié)構(gòu)替換宏
package?example_package; let expand_operation (a,b) = assert ( !a 
下載文檔
