隨著電子技術(shù)的迅速發(fā)展，數(shù)字集成電路得到了廣泛的應(yīng)用，數(shù)字芯片已經(jīng)滲透到各個(gè)生產(chǎn)、生活的領(lǐng)域。與之相對(duì)應(yīng)的，各個(gè)領(lǐng)域?qū)?shù)字芯片的性能、穩(wěn)定性、可靠性也有了更高的要求。數(shù)字測(cè)試儀作為測(cè)試芯片性能最主要的技術(shù)正是在這樣的環(huán)境下迅速發(fā)展起來(lái)。

整個(gè)數(shù)字測(cè)試儀通常包含了五大部件：電源模塊、通信模塊、參數(shù)測(cè)量單元、數(shù)字測(cè)量單元和主控制模塊。其中，參數(shù)測(cè)量單元和數(shù)字測(cè)量單元是整個(gè)數(shù)字測(cè)量?jī)x的核心部件，參數(shù)測(cè)量單元直接決定著整個(gè)系統(tǒng)測(cè)試儀的模擬參數(shù)測(cè)量精度和應(yīng)用范圍。因此，設(shè)計(jì)出具備高精度、高速度的參數(shù)測(cè)量單元的數(shù)字測(cè)試儀具有很高挑戰(zhàn)性。

本文提出了一種高速度高精度的參數(shù)測(cè)量單元。該單元應(yīng)用于數(shù)字測(cè)試儀,具備16通道選通測(cè)試能力和可編程指令集，同時(shí)自帶的PID循環(huán)驗(yàn)證和Kelvin四線連接技術(shù)可以有效提高整個(gè)模擬參數(shù)測(cè)量精度，使測(cè)量?jī)x在低于50Ω的負(fù)載情況下仍能維持不超過(guò)千分之一的測(cè)試誤差。

數(shù)字測(cè)試儀框架
數(shù)字測(cè)試儀框架如圖1所示，采用Cyclone系列的FPGA作為主控制芯片。該芯片能夠有效控制各種高速并行D/A、A/D進(jìn)行測(cè)試；同時(shí)對(duì)大量的通道選通繼電器、存儲(chǔ)器陣列、數(shù)字信號(hào)采集芯片等進(jìn)行準(zhǔn)確控制。由圖1可以看出，測(cè)試儀的模塊很多，但需要指出的是模擬參數(shù)單元占到了整個(gè)面積和成本的三分之一以上，這也顯示了參數(shù)測(cè)量單元的重要性。

圖1 數(shù)字測(cè)試儀架構(gòu)圖

參數(shù)測(cè)試單元硬件設(shè)計(jì)
1 測(cè)試單元整體架構(gòu)
參數(shù)測(cè)試單元如圖2所示，總共包括了三大部分，第一部分參數(shù)測(cè)試通道主要由各種功能的通道組成，包含了16個(gè)參數(shù)測(cè)量通道用來(lái)測(cè)試芯片的16個(gè)引腳；以及多個(gè)輔助引腳，這些輔助引腳可以輔助Kelvin連接評(píng)估傳輸線阻抗和模擬總線交互功能。

圖2 參數(shù)測(cè)試單元架構(gòu)

這些測(cè)試通道由測(cè)量單元的第二部分：繼電器陣列組控制。繼電器除了對(duì)測(cè)試通道進(jìn)行開(kāi)關(guān)控制外，還能夠控制該單元的功能操作和時(shí)序操作，對(duì)測(cè)試精度有很大的影響。同時(shí),這些繼電器具備可編程功能,能夠根據(jù)用戶需求適時(shí)更改。提高了整個(gè)測(cè)試系統(tǒng)的靈活性，有助于系統(tǒng)以后的升級(jí)。

最后是信號(hào)處理部分，這部分電路主要由高速16位DAC、ADC以及各種運(yùn)算放大器、儀器放大器以及存儲(chǔ)器構(gòu)成,主要進(jìn)行各種參數(shù)測(cè)試、存儲(chǔ)和反饋。

2 高精度信號(hào)測(cè)量模塊的實(shí)現(xiàn)
要實(shí)現(xiàn)高精度信號(hào)測(cè)量模塊，必須具有高精度的DAC和ADC轉(zhuǎn)換芯片，這里采用了TI公司的DAC702和ADI公司的AD976來(lái)進(jìn)行16位精度的信號(hào)輸出和回采。測(cè)量模塊原理如圖3所示，測(cè)試單元搭配了5個(gè)千分之一精度的精密電阻：50Ω、500Ω、50kΩ、500kΩ和5MΩ來(lái)劃分不同的測(cè)試范圍。為了保證足夠的測(cè)試精度，本測(cè)量單元還專門(mén)劃分JDQF和JDQS，使得整個(gè)測(cè)試系統(tǒng)具備Kelvin連接要素，可以分別向DUT（待測(cè)單元）提供FORCE線、SENCE線、LOW FORCE和LOW SENCE線，具備了當(dāng)負(fù)載為小電阻情況下進(jìn)行精確測(cè)量的能力。

參數(shù)測(cè)試單元軟件設(shè)計(jì)
1 通信協(xié)議
與傳統(tǒng)測(cè)試儀不同，該測(cè)試儀采用了Altera系列的FPGA芯片作為主控制芯片，這意味著該測(cè)試系統(tǒng)無(wú)法借助MCU核自身的指令系統(tǒng)來(lái)簡(jiǎn)化整個(gè)系統(tǒng)的指令系統(tǒng)。本測(cè)試儀的內(nèi)部指令，全部采用了自定義的指令系統(tǒng)，能夠完整的對(duì)系統(tǒng)測(cè)試時(shí)的各個(gè)動(dòng)作進(jìn)行操作和切換,同時(shí)可以靈活地根據(jù)客戶需要進(jìn)行各種設(shè)計(jì)和改進(jìn)，不會(huì)因?yàn)槭芟抻贛CU內(nèi)核而出現(xiàn)系統(tǒng)瓶頸，在整個(gè)設(shè)計(jì)中具備了非常強(qiáng)的自主知識(shí)產(chǎn)權(quán)。

圖3 測(cè)量模塊原理圖

整個(gè)測(cè)試儀是基于PLX9054芯片進(jìn)行的32位數(shù)據(jù)的PCI通信。為了協(xié)同整個(gè)測(cè)試系統(tǒng)控制，參數(shù)測(cè)試單元的控制設(shè)備采用了32位PCI數(shù)據(jù)中的24位作為內(nèi)部總線來(lái)控制各種測(cè)試動(dòng)作，實(shí)現(xiàn)控制狀態(tài)的轉(zhuǎn)換。整個(gè)數(shù)據(jù)流如圖4所示，每個(gè)數(shù)據(jù)包包含了24位數(shù)據(jù)，其中高8位定義為地址碼，用來(lái)解釋整個(gè)系統(tǒng)的各種操作，包含了數(shù)字和模擬參數(shù)測(cè)試的各個(gè)動(dòng)作。低16位為測(cè)試數(shù)據(jù)位，用來(lái)傳輸測(cè)試必須的各種數(shù)據(jù)。
其中，參數(shù)測(cè)量的指令包含了FVPMU加電壓測(cè)量指令，該指令包含了5個(gè)命令地址：0011_1100、0011_1101、0011_1110、0011_1111、0100_0000依次表示測(cè)量中選取采樣電阻命令、加壓命令、電流保護(hù)命令、上限電流和下限電流保護(hù)命令。此外參數(shù)測(cè)量指令還有類(lèi)似的FIPMU加電流測(cè)量指令等各種測(cè)量指令。

圖4 數(shù)據(jù)流格式

之前提到過(guò)為了提高參數(shù)測(cè)量的精度，采用了兩套精度校對(duì)方案分別從代碼校對(duì)和硬件控制兩個(gè)方面對(duì)測(cè)量過(guò)程進(jìn)行監(jiān)控和校對(duì)。代碼校對(duì)是根據(jù)實(shí)際的測(cè)試經(jīng)驗(yàn)來(lái)提高測(cè)試精度。硬件控制則具體分為兩個(gè)器件手冊(cè)說(shuō)明，在測(cè)試流程中加入校準(zhǔn)參數(shù)步驟進(jìn)行，第一個(gè)步驟是輸出過(guò)程中加入以比對(duì)為基礎(chǔ)的PID算法，將ADC回采的實(shí)際輸出電壓值和根據(jù)輸入數(shù)據(jù)得到的理論輸出值進(jìn)行比較，然后進(jìn)行相應(yīng)的補(bǔ)償，以保證輸出準(zhǔn)確。第二個(gè)步驟是采用Kelvin四線橋接技術(shù)，首先控制參數(shù)測(cè)量單元評(píng)估從測(cè)試儀輸出端到DUT的傳輸線阻抗，再在后級(jí)測(cè)試中進(jìn)行屏蔽，從而提高整個(gè)系統(tǒng)的測(cè)試精度。具體的測(cè)試控制流程如圖5所示。

圖5 參數(shù)測(cè)試流程
2 測(cè)試流程
流程說(shuō)明：測(cè)量單元進(jìn)入測(cè)量模式，同時(shí)檢測(cè)是否得到FIPMU或者FVPMU命令，當(dāng)檢測(cè)到命令時(shí)，輸出對(duì)應(yīng)信號(hào)，同時(shí)根據(jù)PMUSETFILTER命令中的檢測(cè)次數(shù)，校驗(yàn)輸出信號(hào)。經(jīng)過(guò)規(guī)定次數(shù)下的校驗(yàn)無(wú)誤后，開(kāi)啟相關(guān)測(cè)試通道進(jìn)行后級(jí)測(cè)試。后級(jí)測(cè)試根據(jù)Kelvin原理，對(duì)測(cè)試通道的傳輸阻抗先進(jìn)行預(yù)估。根據(jù)得到的預(yù)估值Z，校對(duì)測(cè)試電壓并最終得到在該測(cè)試通道下的準(zhǔn)確模擬參數(shù)V1。然后根據(jù)同樣的原理，對(duì)其他要求的通道進(jìn)行預(yù)估，得到相應(yīng)的阻抗預(yù)估值Zn，從而最終得到各個(gè)測(cè)量通道的準(zhǔn)確測(cè)量參數(shù)。需要說(shuō)明的一點(diǎn)是由于測(cè)試是一個(gè)連續(xù)的過(guò)程，因而每個(gè)測(cè)量通道阻抗的預(yù)估在一整套多芯片的測(cè)量中只需要一次。而不必對(duì)每個(gè)芯片引腳的測(cè)試通道反復(fù)預(yù)估，這樣可以節(jié)約測(cè)試時(shí)間和成本。

試驗(yàn)分析
為了驗(yàn)證參數(shù)測(cè)量單元在負(fù)載為小電阻情況下的工作情況，筆者在常溫環(huán)境下針對(duì)不同阻抗的待測(cè)單元，分別用無(wú)校準(zhǔn)IC參數(shù)測(cè)試單元和校準(zhǔn)后的參數(shù)測(cè)試單元進(jìn)行測(cè)試比對(duì)，測(cè)試結(jié)果如表1所示：校準(zhǔn)后的測(cè)量單元借助Kelvin技術(shù)在小電阻測(cè)量的優(yōu)勢(shì),能夠在低于50Ω的負(fù)載測(cè)量中，保持至少提升一個(gè)數(shù)量級(jí)的測(cè)量精度優(yōu)勢(shì)。而當(dāng)電阻提高越多，精度優(yōu)勢(shì)就越不明顯。

根據(jù)Kelvin技術(shù)的理論可以知道其優(yōu)勢(shì)主要在于可以有效評(píng)估傳輸線阻抗帶來(lái)的測(cè)量誤差。而當(dāng)傳輸線阻抗一定，負(fù)載增大時(shí)，傳輸線阻抗造成的壓降占總測(cè)試電壓的比例下降，測(cè)試精度的提升程度也會(huì)隨之下降。

結(jié)束語(yǔ)
針對(duì)數(shù)字測(cè)試中面臨的參數(shù)測(cè)試要求，本文提出了基于FPGA控制，32位PCI通信同時(shí)具備高精度輸出和采樣芯片的參數(shù)測(cè)量單元，并對(duì)實(shí)現(xiàn)過(guò)程中的具體問(wèn)題進(jìn)行了分析。