· 控制布線(xiàn)阻抗，以匹配要求的差分阻抗。 · 盡可能縮短差分線(xiàn)的長(zhǎng)度，不要超過(guò)規(guī)定值。并保持對(duì)稱(chēng)和并行的結(jié)構(gòu)。 · 差分對(duì)、高速時(shí)鐘信號(hào)、連接端子之間盡可能保持一個(gè)最大距離，且不要平行, 不要攪和在一起。 · 差分對(duì)的走線(xiàn)層盡可能距離地平面近。過(guò)孔和拐彎要盡可能少。改變走線(xiàn)層的時(shí)候使用地包圍過(guò)孔。不要走90度的折線(xiàn)。至少要使用45度線(xiàn)或弧度。 · 最好把CMOS/TTL信號(hào)和差分信號(hào)放在不同的層，應(yīng)該與電源和地平面隔離。 · 不要在晶振、PLL、或磁性元件、用來(lái)產(chǎn)生時(shí)鐘或使用時(shí)鐘的IC下布線(xiàn)。 · 盡量避免高速線(xiàn)與高速時(shí)鐘線(xiàn)的并行。一般與時(shí)鐘線(xiàn)的間隔應(yīng)保持在50mil以上。 · 差分對(duì)于其他信號(hào)線(xiàn)的間隔最小保持20mil。 · 電源和地平面層不要分裂。