FPGA/CPLD數(shù)據(jù)采集電路的調(diào)試：使用MAX＋plus Ⅱ 10.0、計(jì)算機(jī)、GW48－CK EDA實(shí)驗(yàn)開發(fā)系統(tǒng)等軟件和設(shè)備，對FPGA/CPLD壩刂控電路進(jìn)行VHDL程序的調(diào)試、有關(guān)仿真以及編程下載，硬件測試等。

單片機(jī)數(shù)據(jù)處理控制程序的調(diào)試：使用偉福6000（WAVE 6000 for windows）、計(jì)算機(jī)、偉福E6000L單片機(jī)仿真器及POD 8X5XP仿真頭等軟件和設(shè)備，對單片機(jī)數(shù)據(jù)處理控制程序進(jìn)行調(diào)試。

2．系統(tǒng)的聯(lián)合調(diào)試

在各個(gè)單元電路調(diào)試好后即可進(jìn)行系統(tǒng)聯(lián)調(diào)，各聯(lián)調(diào)設(shè)備的連接請參考相關(guān)內(nèi)容。

3．系統(tǒng)的硬件驗(yàn)證

系統(tǒng)聯(lián)合調(diào)試成功后，可將單片機(jī)程序通過編程器固化到單片機(jī)中并插入EDA實(shí)驗(yàn)開發(fā)系統(tǒng)中的單片機(jī)插座上，將VHDL設(shè)計(jì)經(jīng)過綜合適配后的網(wǎng)表對CPLD/FPGA進(jìn)行編程下載，輸入相關(guān)的信號，并進(jìn)行有關(guān)性能指標(biāo)的測試，直到滿足系統(tǒng)的設(shè)計(jì)要求為止。

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