摘要：提出一種基于CPLD的多次重觸發(fā)存儲(chǔ)測(cè)試系統(tǒng)設(shè)計(jì)方案，詳細(xì)介紹系統(tǒng)硬件設(shè)計(jì)以及CPLD內(nèi)部控制原理，并對(duì)CPLD控制電路仿真。該系統(tǒng)體積小、功耗低，能夠?qū)崟r(shí)記錄多次重觸發(fā)信號(hào)，每次信號(hào)記錄均有負(fù)延遲，讀取出數(shù)據(jù)時(shí)，無(wú)需程序調(diào)整，即可準(zhǔn)確復(fù)現(xiàn)記錄波形，因此重觸發(fā)技術(shù)在存儲(chǔ)測(cè)試系統(tǒng)中的應(yīng)用具有重要意義。
關(guān)鍵詞：CPLD；多次重觸發(fā)；存儲(chǔ)；測(cè)試；波形仿真

1 引言
    多次重觸發(fā)技術(shù)應(yīng)用于多種場(chǎng)合，如一個(gè)30齒的齒輪，設(shè)齒輪嚙臺(tái)系數(shù)為1．2，若測(cè)量其中1齒多次嚙合時(shí)的應(yīng)力，則1齒的嚙合時(shí)間只占齒輪轉(zhuǎn)l圈時(shí)間的1．2／30，其余28．8／30的時(shí)間為空閑態(tài)，而空閑態(tài)記錄無(wú)意義。為此開(kāi)發(fā)多次重觸發(fā)技術(shù)，以齒應(yīng)力作為內(nèi)觸發(fā)信號(hào)，只記錄每次觸發(fā)后的有用信號(hào)，并具有負(fù)延遲，而不記錄空閑狀態(tài)．直到占滿(mǎn)記錄裝置存儲(chǔ)空間，這樣可有效利用存儲(chǔ)空間，記錄更多的有用信號(hào)。

2 多次重觸發(fā)存儲(chǔ)測(cè)試系統(tǒng)總體設(shè)計(jì)
2．1 多次重觸發(fā)存儲(chǔ)測(cè)試系統(tǒng)工作原理
    圖1為多次重觸發(fā)存儲(chǔ)測(cè)試系統(tǒng)原理框圖，其工作原理：被測(cè)信號(hào)經(jīng)傳感器變?yōu)殡娦盘?hào)后，輸入至模擬調(diào)理電路，再經(jīng)放大濾波后輸入至A／D轉(zhuǎn)換器，將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，然后經(jīng)過(guò)FIFO傳輸給存儲(chǔ)器，計(jì)算機(jī)通過(guò)通信接口讀取數(shù)據(jù)。其中，該存儲(chǔ)測(cè)試系統(tǒng)的A／D轉(zhuǎn)換器的轉(zhuǎn)換和讀時(shí)鐘、FIFO及存儲(chǔ)器的讀寫(xiě)時(shí)鐘、推地址時(shí)鐘均由CPLD控制產(chǎn)生。

2．2 負(fù)延遲的實(shí)現(xiàn)
    動(dòng)態(tài)信息存儲(chǔ)要求真實(shí)有效地記錄有用信號(hào)，根據(jù)被測(cè)信號(hào)特點(diǎn)，需記錄下觸發(fā)前信號(hào)在極短時(shí)間內(nèi)的數(shù)據(jù)，這就要使用負(fù)延遲技術(shù)。負(fù)延遲也稱(chēng)為提前傳輸，即將觸發(fā)信號(hào)的觸發(fā)采集時(shí)刻提前一段時(shí)間作為傳輸數(shù)據(jù)的起始點(diǎn)。該系統(tǒng)設(shè)計(jì)采用FIFO存儲(chǔ)器實(shí)現(xiàn)負(fù)延負(fù)延遲。觸發(fā)信號(hào)未到來(lái)時(shí)，A／D轉(zhuǎn)換器輸出的數(shù)據(jù)不斷寫(xiě)入FIFO存儲(chǔ)器中，A／D轉(zhuǎn)換器轉(zhuǎn)換的數(shù)據(jù)不斷刷新FIFO存儲(chǔ)器的內(nèi)容。一旦觸發(fā)信號(hào)到來(lái)，數(shù)據(jù)則開(kāi)始從FIFO寫(xiě)入存儲(chǔ)器。
2．3 主要器件選型
    該系統(tǒng)設(shè)計(jì)選用AD7492型A／D轉(zhuǎn)換器。該器件為12位高速、低功耗、逐次逼近式A／D轉(zhuǎn)換器。在5 V電壓，速率為1 MS／s時(shí)，其平均電流僅1．72 mA，功耗為8．6 mW；在5 V電壓和500 kS／s數(shù)據(jù)傳輸速率下，消耗電流1．24 mA，因此，該器件能夠滿(mǎn)足系統(tǒng)低功耗要求。由于該系統(tǒng)設(shè)計(jì)的存儲(chǔ)器總體容量為512 KB，因此選用l片容量為512 KB的N08T163型存儲(chǔ)器。并通過(guò)靜態(tài)存儲(chǔ)器時(shí)序配合實(shí)現(xiàn)自制的FIFO存儲(chǔ)器，功耗約為同類(lèi)FIFO存儲(chǔ)器的1／10。系統(tǒng)設(shè)計(jì)的負(fù)延遲記錄l KB，選用128 KB容量的N02L163WC2A型存儲(chǔ)器。針對(duì)存儲(chǔ)測(cè)試系統(tǒng)功耗低，體積小，且控制邏輯較復(fù)雜的因素，MAX7000B系列的EPM7128BTCl44-4型CPLD作為控制器。該器件是高性能，低功耗的CMOS型CPLD，2500個(gè)可用邏輯門(mén)電路，引腳到引腳的傳輸延時(shí)為4．0 ns，系統(tǒng)工作頻率高達(dá)243．9 MHz。

3 CPLD控制電路的設(shè)計(jì)
    基于CPLD的多次重觸發(fā)存儲(chǔ)測(cè)試系統(tǒng)主要由A／D轉(zhuǎn)換器、存儲(chǔ)器、FIFO和控制器CPLD等組成，其中CPLD控制電路由時(shí)鐘、多次重觸發(fā)、FIFO地址發(fā)生、存儲(chǔ)器地址發(fā)生、存儲(chǔ)器計(jì)滿(mǎn)，電源管理和計(jì)算機(jī)通信等模塊組成，如圖2所示。

3．1 控制電路各模塊功能
    (1)電源管理模塊 該模塊主要控制系統(tǒng)功耗。當(dāng)系統(tǒng)處于休眠狀態(tài)時(shí)，只有Vcc對(duì)CPLD供電；當(dāng)系統(tǒng)進(jìn)入正常工作狀態(tài)時(shí)，Vcc，VDD和VEE同時(shí)供電，晶振工作，當(dāng)采樣結(jié)束，系統(tǒng)關(guān)閉VEE，模擬部分進(jìn)入休眠狀態(tài)，晶振停止工作。該模塊能夠滿(mǎn)足系統(tǒng)低功耗要求。
    (2)時(shí)鐘模塊 晶振提供的4 MHz信號(hào)經(jīng)4個(gè)二分頻器，分別得到2 MHz、1 MHz、500 kHz和250 kHz的時(shí)鐘信號(hào)，由這些信號(hào)組合得到A／D轉(zhuǎn)換器的采樣信號(hào)convst、FIFO的寫(xiě)信號(hào)、A／D轉(zhuǎn)換器的讀信號(hào)ffwr_adread以及FIFO的推地址信號(hào)ff_dz，均為250 kHz。
    (3)多次重觸發(fā)模塊 當(dāng)外界多次重觸發(fā)信號(hào)m_tri到來(lái)后。經(jīng)D觸發(fā)器產(chǎn)生的open信號(hào)變?yōu)楦唠娖?，?jì)數(shù)器開(kāi)始計(jì)數(shù)時(shí)鐘信號(hào)ff_dz，每計(jì)8 KB后停止計(jì)數(shù)，并產(chǎn)生清零信號(hào)clr對(duì)open信號(hào)清零，等待下次觸發(fā)信號(hào)。由時(shí)鐘信號(hào)ff_dz和open信號(hào)控制產(chǎn)生的時(shí)鐘信號(hào)clkl作為寫(xiě)存儲(chǔ)器時(shí)的推地址信號(hào)和寫(xiě)信號(hào)，open信號(hào)取反后接至存儲(chǔ)器使能端。
    (4)FIFO地址發(fā)生模塊CPLD對(duì)FIFO的地址控制由時(shí)鐘模塊ff_dz信號(hào)產(chǎn)生，在時(shí)鐘信號(hào)ff_dz的下降沿開(kāi)始推FIFO地址。
    (5)存儲(chǔ)器地址發(fā)生模塊 多次重觸發(fā)模塊產(chǎn)生clkl信號(hào)作為存儲(chǔ)器的推地址信號(hào)m_dz推地址，將轉(zhuǎn)換數(shù)據(jù)寫(xiě)入存儲(chǔ)器，寫(xiě)滿(mǎn)8 KB后停止寫(xiě)操作，等待下次觸發(fā)信號(hào)。存儲(chǔ)器存滿(mǎn)512。KB后停止推地址和寫(xiě)操作，等待計(jì)算機(jī)讀數(shù)。讀數(shù)時(shí)，計(jì)算機(jī)每向CPLD發(fā)送1個(gè)讀數(shù)脈沖，地址信號(hào)向前推進(jìn)1位，CPLD就從存儲(chǔ)器中對(duì)應(yīng)的地址單元讀取1個(gè)數(shù)據(jù)。
    (6)存儲(chǔ)器計(jì)滿(mǎn)模塊 當(dāng)多次重觸發(fā)信號(hào)m_tri到來(lái)后，open信號(hào)變?yōu)楦唠娖剑?jì)滿(mǎn)8 KB后變?yōu)榈碗娖?，等待下次觸發(fā)信號(hào)。因此用計(jì)數(shù)器計(jì)數(shù)open信號(hào)下降沿，計(jì)滿(mǎn)64個(gè)后存儲(chǔ)器滿(mǎn)信號(hào)tc變?yōu)楦唠娖健?br />3．2 CPLD總體控制電路仿真及分析
    圖3為CPLD總體控制電路仿真圖。圖3中觸發(fā)信號(hào)m_tri產(chǎn)生3次，由nopen信號(hào)看出存儲(chǔ)器選通3次，由存儲(chǔ)器地址信號(hào)m_addr的變化可看出存儲(chǔ)器記錄每個(gè)觸發(fā)信號(hào)8 KB，并不斷更新FIFO的數(shù)據(jù)。第1個(gè)觸發(fā)信號(hào)m_tri到來(lái)后，nopen信號(hào)變?yōu)榈碗娖郊催x通存儲(chǔ)器。這時(shí)產(chǎn)生存儲(chǔ)器的推地址信號(hào)和寫(xiě)信號(hào)m_dz信號(hào)，并且在下降沿時(shí)將推地址給存儲(chǔ)器，存儲(chǔ)器在低電平期間進(jìn)行寫(xiě)操作。觸發(fā)信號(hào)m_tri到來(lái)后計(jì)滿(mǎn)8 KB，nopen信號(hào)產(chǎn)生高電平不選通存儲(chǔ)器，且存儲(chǔ)器的推地址信號(hào)和寫(xiě)信號(hào)m_dz變?yōu)楦唠娖健?

4 實(shí)驗(yàn)驗(yàn)證
    通過(guò)實(shí)驗(yàn)驗(yàn)證該測(cè)試系統(tǒng)功能。實(shí)驗(yàn)中給測(cè)試系統(tǒng)加載8次觸發(fā)信號(hào)，連續(xù)采集8次。由于該系統(tǒng)設(shè)計(jì)最多可以采樣64次，如果重觸發(fā)信號(hào)次數(shù)未達(dá)到64次，需手動(dòng)給測(cè)試儀一個(gè)強(qiáng)制讀數(shù)信號(hào)使得儀器采樣結(jié)束。多次重觸發(fā)信號(hào)8次有效后，手動(dòng)強(qiáng)制讀數(shù)信號(hào)使得儀器結(jié)束采樣，通過(guò)上位機(jī)軟件判斷采集到的波形幅值和手動(dòng)調(diào)節(jié)的幅值是否對(duì)應(yīng)。若對(duì)應(yīng)，表明系統(tǒng)采樣正常。
    實(shí)驗(yàn)步驟：測(cè)試儀接通電源，此時(shí)測(cè)試儀采樣狀態(tài)指示燈的紅燈亮，和計(jì)算機(jī)接上編程讀數(shù)線(xiàn)，打開(kāi)編程界面，設(shè)置多次重觸發(fā)的采樣頻率，其他選項(xiàng)均采用默認(rèn)設(shè)置，編程完成后，拔掉編程讀數(shù)線(xiàn)，測(cè)試儀上電(ON=0)，紅燈開(kāi)始閃爍，將電荷校準(zhǔn)儀的輸出接到測(cè)試儀面板上的通道端，設(shè)置電荷校準(zhǔn)儀的輸出波形為正弦波，電荷量為2 000 PC，輸出信號(hào)，給系統(tǒng)一個(gè)觸發(fā)信號(hào)(M_TRI=1)，紅燈閃爍一段時(shí)間后停止閃爍，表明系統(tǒng)第一次采樣完成，這時(shí)調(diào)節(jié)電荷校準(zhǔn)儀的輸出電荷量為4 000 PC。再給系統(tǒng)一個(gè)觸發(fā)信號(hào)，重復(fù)前面過(guò)程，每次采樣完成后改變電荷量，直到綠燈亮，和計(jì)算機(jī)連上編程讀數(shù)線(xiàn)，通過(guò)上位機(jī)軟件讀取數(shù)據(jù)，待數(shù)據(jù)讀取完畢，測(cè)試儀掉電(OFF=0)，斷開(kāi)測(cè)試儀電源。圖4為多次重觸發(fā)波形。對(duì)圖4中的數(shù)據(jù)進(jìn)行轉(zhuǎn)換和處理得到實(shí)測(cè)的電荷量值如表1所示，從表1看出，采集到的波形幅值與調(diào)節(jié)的順序一致，系統(tǒng)設(shè)計(jì)符合要求。

5 結(jié)論
    本文設(shè)計(jì)的基于CPLD的多次重觸發(fā)存儲(chǔ)測(cè)試系統(tǒng)性能較穩(wěn)定，測(cè)量精度較高，能在高沖擊等惡劣環(huán)境下正常工作，并且滿(mǎn)足系統(tǒng)的低功耗、微型化要求，實(shí)現(xiàn)不失真采樣存儲(chǔ)信號(hào)。此系統(tǒng)能夠?qū)崟r(shí)記錄多次重觸發(fā)信號(hào)，每次信號(hào)的記錄均有負(fù)延遲，讀取數(shù)據(jù)時(shí)，無(wú)需程序調(diào)整，即可準(zhǔn)確復(fù)現(xiàn)記錄波形，因此存儲(chǔ)測(cè)試技術(shù)在多個(gè)瞬態(tài)信號(hào)的測(cè)量中具有廣闊前景。