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[導(dǎo)讀]介紹了ADI公司新一代DDS芯片AD9952和XILINX公司新一代CPLD產(chǎn)品XC2C128的主要性能,提出了用XC2C128作控制電路,由AD9952構(gòu)成寬帶、低相噪、低功耗數(shù)字合成頻率源的設(shè)計方案,同時對如何提高DDS頻譜純度進行了探討,給出了超寬帶應(yīng)用電路解決方案。

    摘要:介紹了ADI公司新一代DDS芯片AD9952和XILINX公司新一代CPLD產(chǎn)品XC2C128的主要性能,提出了用XC2C128作控制電路,由AD9952構(gòu)成寬帶、低相噪、低功耗數(shù)字合成頻率源的設(shè)計方案,同時對如何提高DDS頻譜純度進行了探討,給出了超寬帶應(yīng)用電路解決方案。

    關(guān)鍵詞:AD9952;XC2C128;頻率源;頻譜改善;諧波;CPLD

DDS是直接數(shù)字合成(Direct Digital Synthesis)技術(shù)的簡稱,是近年來隨著數(shù)字集成電路和計算機的迅猛發(fā)展而出現(xiàn)的一種新的頻率合成技術(shù)。該技術(shù)從相位概念出發(fā)來對頻率進行合成。它采用數(shù)字取樣技術(shù),將參考信號的頻率、相位、幅度等參數(shù)轉(zhuǎn)變成一組取樣函數(shù),然后直接運算出所需要的頻率信號。由于是全數(shù)字結(jié)構(gòu),其輸出信號中含有大量雜散譜線。另外,其超寬頻帶信號也將遇到諧波電平高,從而難以抑制諧波等問題。這些問題嚴重影響了DDS輸出信號的頻譜純度,也成為限制其應(yīng)用的主要因素。本文提出了一種解決此問題的電路方案,并對如何改善信號源的頻譜質(zhì)量進行了討論。

1 AD9952芯片介紹

1.1 AD9952的主要特點

AD9952是ADI公司2003年推出的新產(chǎn)品。該芯片能以早期DDS芯片十分之一的功耗提供速度高達400MHz的內(nèi)部時鐘,可合成高達160 MHz的頻率。AD9952的主要性能如下:

●具有高達400MHz的內(nèi)部時鐘,可單端或雙端差分輸入,并附有PLL參考時鐘和可編程乘法器(4倍~20倍)。

圖1

    ●超低功耗,1.8V時的功耗小于250mW。

●內(nèi)部集成有14位DAC和超高速比較器,可產(chǎn)生高穩(wěn)定度的方波輸出。

●內(nèi)含32位相位累加器和19位正弦查詢表ROM。

●含有可編程的相位/幅度抖動電路;可以減小由于相位截斷和DAC量化誤差帶來的雜散。

●DAC輸出相位噪聲小于-125dBc/Hz/1kHz;動態(tài)性能為:80dB SFDR@130MHz(偏移±100kHz)。

●采用2線或3線串口控制,48腳EPAD-TQFP封裝形式。

1.2 AD9952的結(jié)構(gòu)原理

AD9952的內(nèi)部功能框圖如圖1所示。

AD9952共有6種時鐘輸入模式,通過ClkMode-Select管腳、CFR2<0>和CFR2<7?3>(CFR2為24位的第二控制功能寄存器)可決定使用哪種模式。

PLL的控制則通過控制功能寄存器的5位參考時鐘倍乘器來實現(xiàn)(即CFR2<7?3>)。當(dāng)編程數(shù)據(jù)在0X04~0X14(十進制即:4~20)之外時,PLL被旁路,此時PLL處于節(jié)電狀態(tài)。實驗證明,直接使用參考晶振作時鐘時,其輸出信號的相噪、雜散電平、SF-DR性能比使用倍乘器時有較大的改觀;而付出的代價是必須采用頻率較高的晶振,成本有所增加。

AD9952中的14位DAC可輸出兩路互補信號,這種差分形式的輸出可減少DAC輸出可能存在的共模噪聲,提高信噪比。輸出電流由連接在DAC_RSET管腳與DAC地之間的Rset決定:

Rset=39.19/Iout

最大輸出電流為15mA,但是從最優(yōu)化SFDR的角度考慮,一般取輸出電流為10mA。

AD9952采用單點頻工作模式,與其他芯片相比功能上有些單一。凡是存儲在FTW0中的控制字就會被提供給相位累加器進行累加;將一個新的控制字寫入FTW0并發(fā)出I/O UPDATE命令即可改變輸出頻率值。通過相位偏置寄存器可以調(diào)整輸出信號的相位。

    AD9952內(nèi)部共有16個8位控制寄存器,可分別用來控制輸出信號的頻率、相位、幅度、同步以及器件操作等。與ADI公司先前的系列產(chǎn)品不同,AD9952只采用串口進行控制。該串口可兼容多種同步傳輸格式,如:MOTOROLA 6905/11 SPI和IN-TEL8051 SSR協(xié)議等。

在AD9952的串口操作中,表1所列的指令字(Instruction Word)具有重要作用。其中指令字A<4:0>用于指定具體哪一個寄存器被訪問;MSB位為高時,進行讀操作;為低時,進行寫操作。

表1 AD9952的指令表

MSB D6 D5 D4 D3 D2 D1 LSB
R/Wb X X A4 A3 A2 A1 A0

在每一個通信周期中,控制電路的前8個時鐘周期用來寫入指令字,之后對應(yīng)于不同寄存器的數(shù)據(jù)被串行輸入到AD9952,傳送的字節(jié)數(shù)與被訪問的寄存器有關(guān)。比如:當(dāng)需要訪問CFR2寄存器時,由于CFR2是3個字節(jié),所以,指令字后的3字節(jié)就默認為是需要傳送的內(nèi)容。傳完3字節(jié),一個通信周期也就完成了。

2 XC2C128芯片介紹

XC2C128是Xilinx公司CoolRunnerⅡ系列中有128個宏單元的CPLD器件。這種器件包含了16個內(nèi)部互聯(lián)的功能塊(AIM)?每個AIM能為功能塊提供40個輸入,每個功能塊包含16個宏單元,這些宏單元同時包含了大量的配置寄存器。

另外,這些寄存器能被全局預(yù)置和復(fù)位,也可以被提前設(shè)置成D或T觸發(fā)器??梢杂卸喾N時鐘信號,分別為全局或局部的電路服務(wù)。例如在同步時,可以同時應(yīng)用三個不同的時鐘信號。

下面是XC2C128的一些主要特性:

●可采用1.5V、1.8V、2.5V、3V、3.3V等電源供電,XC2C128內(nèi)部有兩個BANK,因而允許采用不同電壓供電而不需電壓轉(zhuǎn)換器:

●片延時僅5ns;

●在1.8V供電時,靜態(tài)電流可低至25μA;

●采用RealDigital CPLD技術(shù)和先進的低功耗高速可編程邏輯技術(shù);具有低至33μW的靜態(tài)功耗;

●帶有輸入滯回和可編程地(GND),提高了高速I/O信號完整性;

●可提供多種封裝形式;

●采用通用的JTAG接口;

●帶有雙邊緣觸發(fā)器,因而速度更快;

●帶有多種LVCMOS、HSTL和SSTL I/O,其靈活的I/O可支持多種器件接口;

●具有四級設(shè)計保密功能;

●具有靈活的時鐘模式,可以直接采用外部時鐘,也可以利用內(nèi)部的時鐘分頻器(包括2、4、6、8、10、12、14、16分頻)。

3 基于CPLD和DDS的數(shù)頻源設(shè)計

圖2所示是一個數(shù)字頻率合成器的總體框圖。圖中,先由CPLD芯片根據(jù)DDS需要的輸出頻率計算出頻率控制字,然后附上DDS寄存器地址輸出給DDS芯片,同時輸出一路信號給開關(guān),以便分段進行后續(xù)處理。

為了實現(xiàn)極低噪聲,首先注意晶振的選取,因為根據(jù)資料分析,輸出信號的相位噪聲取決于時鐘信號的相位噪聲,并將以20log(Fout/Fclk)的規(guī)律變化,這意味著在輸出信號頻率不變的情況下,10MHz時鐘信號所產(chǎn)生的相位噪聲將會比100MHz時鐘信號惡化20dB。所以必須選取相噪指標(biāo)極低的高頻率晶振作為DDS的時鐘。同樣,根據(jù)20log(Fout/Fclk)的公式,在時鐘不變的情況下,100MHz輸出信號的相位噪聲也會比10MHz輸出信號惡化20dB。

由于工作頻帶的相對帶寬很寬,因此降低輸出頻譜諧波電平是著重考慮的問題。如果按照原來的辦法,在輸出信號后加一級濾波器選擇信號,那么無用的諧波分量就會混入到有用信號帶寬內(nèi),從而造成諧波電平超標(biāo),頻譜質(zhì)量降低。因此可以考慮將輸出信號頻帶分段,即由選通開關(guān)分配給幾組濾波鏈,最后再合成f1~f2 4.5倍頻程寬帶信號;濾波器要求帶外抑制特性好,帶內(nèi)平坦度好,插損盡可能小。選通開關(guān)控制信號可由CPLD控制電路給出。

AD9952時鐘輸入采用雙端差模輸入,由外部晶振通過差分器提供。將時鐘工作模式的選擇管腳接地,即直接應(yīng)用參考時鐘頻率的工作模式。輸出IOUT和IOUT是一對互補信號,這種差分形式可以減少輸出的共模噪聲、提高信噪比;DAC_RSET通過可調(diào)電阻接地,有利于找到能夠抑制噪聲的最佳的電阻值;DACBP通過一個0.01μF的電容接至模擬電源,可以改善其諧波失真和雜散電平性能;DDSRE-SET由按鍵開關(guān)控制,按下并抬起可形成一個寬幅脈沖來使AD9952復(fù)位;串口輸入控制由DDSCLK、DDSDATA、DDSCSB、DDSIOUPDATE組成,全部由控制電路輸出;它們之間的關(guān)系是:由DDSCLK提供串行時鐘,并在它的作用下DDSCSB由高變低時,使DDS芯片處于使能狀態(tài),然后輸出一個完整的控制數(shù)據(jù)(包括寄存器地址和頻率控制字的內(nèi)容),之后再將DDSIOUPDATE由低變高,使已傳輸?shù)剑粒模梗梗担驳臄?shù)據(jù)產(chǎn)生作用并使輸出頻率發(fā)生跳變,從而完成了一個動作。繼而完成CPLD作為控制電路要實現(xiàn)的主要功能。

通過對AD9952的分析可知,控制電路必須輸出4組信號給DDS芯片,包括DDSDATA、DDSCSB、DDSSCLK和DDSIOUPDATE,同時還要輸出兩組信號給后面的頻選開關(guān)。DDSDATA信號是寄存器地址和頻率控制字的總和,共有40位;DDSCSB作為芯片的使能信號是單獨脈沖;DDSSCLK是串行時鐘,DDSIOUPDATE也是單獨脈沖。因此根據(jù)上面的分析,要實現(xiàn)DDSDATA、DDSCSB、DDSIOUPDATE信號都是很困難的。圖3是CPLD頂層的電路組成。

圖3

    在CPLD內(nèi)部,為了簡化設(shè)計,重復(fù)性使用,常常將一部分功能做成模塊的形式。圖3的左上腳有一個頻率轉(zhuǎn)換模塊?ftoftw?,它的功能是根據(jù)要輸出的頻率(其典型值通過內(nèi)部預(yù)先設(shè)置的對應(yīng)表的查詢來實現(xiàn),非典型值則通過公式計算來實現(xiàn))來輸出想要的頻率控制字和附加的頻率寄存器地址。該模塊之所以采用查表方式是出于速度的考慮。圖3左下腳的模塊可將一個寬幅的按鍵RESET信號轉(zhuǎn)化成一個時鐘周期的RESET信號,并且將輸出作為使能信號送到右邊的兩個模塊;該模塊內(nèi)部是由一個計數(shù)器來實現(xiàn)的,當(dāng)計到某一值時輸出一個脈沖,而后進入一個無輸出的開循環(huán)以滿足單獨的脈沖輸出。右上腳的模塊是一個并串轉(zhuǎn)換模塊(shifter_ps),它可將40位的并行信號轉(zhuǎn)換成串行信號,并在串行時鐘的參考下一位一位地輸出給DDS芯片,從而實現(xiàn)對寄存器的修改。這樣,給輸入時鐘加一個反門就可得到想要的串行時鐘,而且可以很方便地使之隨著輸入時鐘的變化而變化。右下腳的模塊是一個簡單的計數(shù)器(counter2),它的輸出正是40個時鐘周期后的DDSIOUPDATE信號,同時和前一個計數(shù)器的輸出通過或門得到DDSCSB信號。

該電路是數(shù)?;旌想娐?,為了保證相噪和雜散性能,除了在原理設(shè)計和元器件選擇方面要注意外,在電路的具體布局和布線方面也要加以考慮,以防止額外干擾的產(chǎn)生。PCB采用4層板設(shè)計,數(shù)字電源與模擬電源要分開,時鐘也要單獨供電;為降低電源紋波和其它干擾,還要對每一組電源分別用電容去耦。地平面上要將數(shù)字地和模擬地分開,并應(yīng)在大面積鋪地處通過一點連接,各相鄰地平面通過磁珠相連。時鐘盡量遠離其它信號,并應(yīng)加地線屏蔽。

4 結(jié)束語

直接數(shù)字頻率合成技術(shù)具有頻率轉(zhuǎn)換速度快、頻率分辨率高、輸出相位連續(xù)和全數(shù)字化、易于集成、易于控制等優(yōu)點,是頻率合成器的理想選擇。采用CPLD控制能進一步發(fā)揮DDS的優(yōu)勢,本文針對具體的寬帶低噪聲頻率源給出了電路方案,對如何提高頻譜質(zhì)量進行了一些探討。

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