從目前的芯片制程技術(shù)上來看，1nm(納米)確實將近達到了極限!為什么這么說呢?芯片是以硅為主要材料而制造出來的，硅原子的直徑約0.23納米，再加上原子與原子之間會有間隙，每個晶胞的直徑約0.54納米(晶胞為構(gòu)成晶體的最基本幾何單元)!1納米只有約2個晶胞大小。

1納米單位到底有多小?

納米也屬于長度單位，可能很多人不了解它到底有多小?毫米(mm)、厘米(cm)、米(m)大家都比較熟悉，10mm=1cm，100cm=1m，1mm=1/1000m。單位長度由大到小排列依次為：米(m)、分米(dm)、厘米(cm)、毫米(mm)、微米(μm)、納米(nm)，1m=1000mm，1mm=1000μm，1μm=1000nm，即1nm=10^-9m，相當于1米平均分成10億份!每一份為1nm。

XX nm制造工藝是什么概念?

芯片的制造工藝常常用90nm、65nm、40nm、28nm、22nm、14nm來表示，比如Intel最新的六代酷睿系列CPU就采用Intel自家的14nm制造工藝。現(xiàn)在的CPU內(nèi)集成了以億為單位的晶體管，這種晶體管由源極、漏極和位于他們之間的柵極所組成，電流從源極流入漏極，柵極則起到控制電流通斷的作用。

所謂的XX nm其實指的是，CPU上形成的互補氧化物金屬半導(dǎo)體場效應(yīng)晶體管柵極的寬度，也被稱為柵長。柵長越短，則可以在相同尺寸的硅片上集成更多的晶體管——Intel曾經(jīng)宣稱將柵長從130nm減小到90nm時，晶體管所占面積將減小一半;在芯片晶體管集成度相當?shù)那闆r下，使用更先進的制造工藝，芯片的面積和功耗就越小，成本也越低。

隨著全球科技產(chǎn)業(yè)的快速發(fā)展，芯片制造技術(shù)的重要性與日遞增。尤其是在美國修改芯片規(guī)則之后，越來越多的國家開始布局芯片的技術(shù)研發(fā)。

比如歐盟，就有17個國家共同簽署了《歐洲處理器發(fā)展聲明》，計劃在2年~3年的時間內(nèi)投入1450億歐元，來發(fā)展歐洲的處理器技術(shù)。而國內(nèi)市場的芯片市場，也由于臺積電的無法自由出貨，走上了一條獨立自主的道路。

為了幫助企業(yè)擺脫芯片領(lǐng)域“卡脖子”的局面，中科院等國內(nèi)高校也就芯片制造技術(shù)的研發(fā)進行了布局。在這樣的局面之下，越來越多與芯片制造有關(guān)的技術(shù)開始得到突破。

早在2021年，清華工物系就在對新型加速器光源“穩(wěn)態(tài)微聚束”的研究中，取得重大的科研進展。該研究報告了一種新型粒子加速器光源“穩(wěn)態(tài)微聚束”的首個原理驗證實驗，并且，有望在EUV光刻機中進行使用。

時隔僅一年之后，清華大學再度就科研項目進行官宣，國產(chǎn)1nm晶體管技術(shù)技術(shù)也終于迎來了突破。

據(jù)了解，3月10日，清華大學在官方微博中發(fā)布消息，“清華大學集成電路學院任天令教授團隊，在小尺寸晶體管的研究方面取得了重大進展，首次實現(xiàn)了具有亞1納米柵極長度的晶體管，并具有良好的電學性能?！?

首先，隨著摩爾定律的不斷推進，全球幾乎所有的半導(dǎo)體公司都在尋求新的晶體管技術(shù)。因為，原有的FinFET晶體管技術(shù)在進入5nm工藝制程之后，就出現(xiàn)了電磁隧穿的現(xiàn)象，即晶體管的柵極(開關(guān))被擊穿，造成芯片的“漏電”。

漏電現(xiàn)象一旦出現(xiàn)，不僅會大幅度增加芯片的功耗，還會導(dǎo)致芯片的封裝發(fā)熱。這也是目前國產(chǎn)手機，為什么要不停地要為手機堆“散熱”的主要原因。

全球半導(dǎo)體公司為了解決這一問題，紛紛投入大量的資金用于研發(fā)，在晶體管的材料、結(jié)構(gòu)上大做文章，比如三星，就計劃在3nm工藝節(jié)點，嘗試通過

環(huán)繞式結(jié)構(gòu)FET，來解決芯片的漏電、發(fā)熱問題。

但是，想要在單位面積內(nèi)盡可能多的堆積晶體管，僅通過改變結(jié)構(gòu)來實現(xiàn)還不夠，所以，就需要在晶體管本身的材料、設(shè)計上做研究。這次清華大學任天令教授的團隊，就驗證了之前清華所提出的垂直硫化鉬晶體管概念，并且證實了這項技術(shù)，在亞1nm階段仍具有良好的電學性能。

簡而言之，在1nm晶體管的研究方面，清華大學已經(jīng)走在了世界前列。同時，我國以石墨烯晶圓為代表的第三代半導(dǎo)體技術(shù)，也在有條不紊的進行布局。眼下，這些技術(shù)雖然受制于芯片制造工藝，光刻機等問題無法商用，但是，在未來大家都面臨“瓶頸”需要突破的情況下，就會彰顯出當下這些研究成果的重要性。

因此，越是先進的技術(shù)研發(fā)越不能只看當下，尤其是高端的芯片技術(shù)研發(fā)，往往對技術(shù)的前瞻性和建設(shè)性布局要求很高。

半導(dǎo)體制程已經(jīng)進展到了3nm，今年開始試產(chǎn)，明年就將實現(xiàn)量產(chǎn)，之后就將向2nm和1nm進發(fā)。相對于2nm，目前的1nm工藝技術(shù)完全處于研發(fā)探索階段，還沒有落地的技術(shù)和產(chǎn)能規(guī)劃，也正是因為如此，使得1nm技術(shù)具有更多的想象和拓展空間，全球的產(chǎn)學研各界都在進行著相關(guān)工藝和材料的研究。

上周，IBM和三星公布了一種在芯片上垂直堆疊晶體管的新設(shè)計，被稱為垂直傳輸場效應(yīng)晶體管 (Vertical Transport Field Effect Transistors，VTFET)。當前的處理器和SoC，晶體管平放在硅表面上，然后電流從一側(cè)流向另一側(cè)。相比之下，VTFET彼此垂直，電流垂直流動。該技術(shù)有望突破1nm制程工藝瓶頸。

IBM和三星表示，這種設(shè)計有兩個優(yōu)點。首先，它可以繞過許多性能限制，將摩爾定律擴展到IBM當前的納米片技術(shù)之外，更重要的是，由于電流更大，該設(shè)計減少了能源浪費，他們估計VTFET將使處理器的速度比采用 FinFET 晶體管設(shè)計的芯片快兩倍或功耗降低 85%。IBM和三星聲稱，這一工藝技術(shù)有望允許手機一次充電使用整整一周。他們表示，它還可以使某些能源密集型任務(wù)(包括加密采礦)更加節(jié)能，因此對環(huán)境的影響較小。

IBM 和三星尚未透露他們計劃何時將該工藝技術(shù)商業(yè)化。他們并不是唯一一家試圖突破 1 nm瓶頸的公司。今年5月，臺積電與合作伙伴發(fā)布了1nm工藝技術(shù)路徑;7 月，英特爾表示，其目標是在 2024 年之前完成埃級芯片的設(shè)計。該公司計劃使用其新的“英特爾 20A”制程節(jié)點和 RibbonFET 晶體管來實現(xiàn)這一目標。

臺積電依然是先鋒

近年來，科學界一直在尋找可以替代硅的二維材料，挑戰(zhàn)1nm以下的制程工藝，但至今未能解決二維材料的高阻、低電流問題。

近些年，在先進制程的研發(fā)和商業(yè)化方面，臺積電一直是行業(yè)先鋒。

今年5月，臺積電、中國臺灣大學(NTU)和麻省理工學院(MIT)聯(lián)合宣布，1nm芯片研發(fā)取得重大突破。

該突破主要體現(xiàn)在材料方面，使用半金屬鉍(Bi)作為二維(2D)材料的接觸電極，可以大大降低電阻并增加電流。這可以實現(xiàn)接近現(xiàn)有半導(dǎo)體尺寸物理限制的能源效率。該消息是在IBM早些時候宣布其2nm芯片之后發(fā)布的。

每一種新的工藝技術(shù)都會帶來新的挑戰(zhàn)，在這種情況下，關(guān)鍵挑戰(zhàn)是找到合適的晶體管結(jié)構(gòu)和材料。同時，為晶體管供電的晶體管觸點對其性能至關(guān)重要。半導(dǎo)體工藝技術(shù)的進一步小型化增加了接觸電阻，從而限制了它們的性能。因此，芯片制造商需要找到一種電阻非常低、可以傳輸大電流并且可以用于量產(chǎn)的觸點材料。

使用半金屬鉍作為晶體管的接觸電極可以大大降低電阻并增加電流。目前，臺積電使用鎢互連晶體管，而英特爾使用鈷互連。兩者都有其優(yōu)點，并且都需要特定的設(shè)備和工具。

為了使用半金屬鉍作為晶體管的接觸電極，研究人員不得不使用氦離子束 (HIB) 光刻系統(tǒng)并設(shè)計一種“簡單的沉積工藝”。這種工藝僅用于研發(fā)生產(chǎn)線，因此還沒有完全準備好進行大規(guī)模生產(chǎn)。