近日，在比利時安特衛(wèi)普舉辦的未來峰會上，IMEC(微電子研究中心)發(fā)布報告，探討了直至2036年左右的半導體工藝、技術路線圖。IMEC是一家成立于1984年的權威半導體研究機構，位于歐洲，研究方向包括微電子、納米技術、信息通訊系統(tǒng)技術(ICT)、芯片制程技術、元件整合、納米技術、微系統(tǒng)和元件、封裝等各個方面。IMEC的名氣不如Intel、ARM、ASML、臺積電、三星、中芯國際等等芯片設計、制造商，但同樣是重量級玩家，尤其是在基礎技術研究、行業(yè)標準化方面扮演著至關重要的角色，與上述巨頭都有密切合作，還在與ASML合作推動EUV光刻技術。

在談論路線圖之前，首先解釋一點，X納米工藝行業(yè)都標注為“Nx”(nanometer)，而在納米之后將是“埃米”，標注為“Ax”。事實上，2nm之后就開始使用埃米了，A14就等于1.4nm。IMEC預估的路線圖上，每一代工藝穩(wěn)定間隔兩年時間推進，但目前看應該是初步投產時間，而非量產商用時間，比如N3 3nm，路線圖上標注2022年，但今年是看不到實際產品的。

之后將陸續(xù)是N2、A14、A10、A7、A5、A3、A2，最后的A2也就是0.2nm，預計在2036年左右實現(xiàn)。當然，不同廠商的路線圖是不一樣的，比如Intel還有一個A18，臺積電則跳過了N3。在晶體管技術層面，IMEC認為，現(xiàn)有的FinFET只能維持到N3工藝，之后的N2、A14將轉向GAA環(huán)繞柵極、Nanosheet納米片技術，而再往后的A10、A7會改用Forksheet。A5時代開始必須使用CFET互補場效應晶體管，而到了A2工藝，還要加入Atomic原子通道。

自然，每一家廠商的技術路線也不一樣，哪個工藝節(jié)點上應用什么技術，也都有各自的考量。值得一提的是，對于柵極間距(Meta Pitch)這一衡量工藝先進性的重要指標，未來進一步縮減將越發(fā)困難，A10工藝可以達到16nm，A7工藝只能到16-14nm，之后的A5、A3、A2工藝都停留在16-12nm。

IMEC統(tǒng)計歷史數(shù)據后發(fā)現(xiàn)，52年過去了，從晶體管數(shù)量角度看，摩爾定律依然堅挺，而目前的晶體管數(shù)量之王屬于蘋果M1 Ultra，通過雙芯封裝達到了1140億個。不過，芯片設計成本確實在飆升，16/14nm工藝需要1億美元出頭，10nm工藝大約1.8億美元，7nm工藝猛增到近3億美元，5nm工藝則是大約5.5億美元，未來肯定會繼續(xù)暴漲。

到2036 年左右，我們實現(xiàn) 2(0.2nm)工藝。目前，世界上最先進的實用半導體是3nm代，半導體巨頭臺積電(TSMC)等公司計劃在2023年開始生產2nm代。

Van den Hove 先生同時還列舉了“下一代 EUV(極紫外)曝光設備”、“晶體管結構的演變”和“布線工藝的獨創(chuàng)性”作為小型化必不可少的例子。隨著這些技術的結合，摩爾定律(在 1.5 到 2 年內使半導體的集成度翻倍)將繼續(xù)存在。

High-NA EUV光刻機進展順利

首先，正如大家所知道的，為了實現(xiàn)在2nm世代制造更精細的半導體，我們需要具有高產能和高數(shù)值孔徑 (High-NA) 的下一代 EUV 曝光系統(tǒng)。為此，Van den Hove介紹說，IMEC正在與全球最大的半導體曝光設備制造商荷蘭ASML進行聯(lián)合研究，荷蘭ASML是唯一的EUV制造商。

據ASML 系統(tǒng)工程總監(jiān) Jan van Schoot 在之前會議上的演講中說，該工具提供了更高的分辨率。這意味著您可以使用它打印更多功能。航拍圖像對比度可實現(xiàn)更好的局部 CD 均勻性。

相關報道指出，High-NA EUV光刻機的工作原理類似于當今的 EUV 光刻，但存在一些關鍵差異。例如與傳統(tǒng)鏡頭不同，高數(shù)值孔徑工具包含一個變形鏡頭，支持一個方向放大 8 倍，另一個方向放大 4 倍。所以字段大小減少了一半。在某些情況下，芯片制造商會在兩個掩模上加工一個芯片。然后將掩?？p合在一起并印刷在晶圓上，這是一個復雜的過程。

正因為該設備復雜，所以ASML正在與IMEC在一個于 2018 年聯(lián)合成立的實驗室里合作解決相關問題。

在上個月的SPIE 高級光刻 + 圖案化會議上，imec展示了其聯(lián)合High-NA 實驗室的最新成果，以及與ASML合作開發(fā)的圍繞極紫外 (EUV) 光刻系統(tǒng)的圖案化生態(tài)系統(tǒng)。

據Imec 預計，第一代商用 EUV 光刻工具將于 2023 年問世，到 2025 年將看到“在大批量制造環(huán)境中引入第一臺高數(shù)值孔徑的 EUV 光刻設備”。

而要實現(xiàn)這一時間表，需要完成目前正在進行的大量研究，最新數(shù)據在 SPIE 會議的十幾個個人貢獻中提供。

“我們的職責是與全球圖案化生態(tài)系統(tǒng)緊密合作，確保及時提供先進的抗蝕劑材料、光掩模、計量技術、變形成像策略和圖案化技術，充分受益于 High-NA EUV 提供的分辨率增益光刻掃描儀，”imec 首席執(zhí)行官 Luc Van den hove 評論道。

在演講，他涵蓋了三個廣泛的主題，一個是針對High NA EUV 原型系統(tǒng)的工藝和材料優(yōu)化。Imec 描述了線邊緣粗糙度 (LER) 和圖案塌陷如何成為使用薄抗蝕劑膜圖案化線/空間的最關鍵參數(shù)，并且已經開發(fā)出通過調整照明和掩模條件來減輕圖案粗糙度的策略。

另一項研究工作旨在調整所需的計量，因為向更小特征尺寸和更薄抗蝕劑膜的過渡提出了重大挑戰(zhàn)，尤其是需要對尺寸低于 10 納米的單個特征進行成像。

“通過調整現(xiàn)有計量工具的操作條件，可以顯著提高圖像對比度，”imec 的 Kurt Ronse 評論道?！坝缮疃葘W習框架支持的專用軟件進一步增強了圖像分析和缺陷分類。通過與計量供應商的密切合作，imec 探索了用于可靠測量小特征的替代計量技術，例如高通量掃描探針計量和低壓像差校正 SEM。”

第三個主題涉及解決High NA EUV 掩模特定的挑戰(zhàn)，特別是掩模多層波紋和吸收線邊緣粗糙度，因為 imec 已確定掩模缺陷越來越多地影響最終晶圓圖案。

“掩模設計規(guī)則需要變得更嚴格，這些發(fā)現(xiàn)使我們能夠確定High NA EUV 光刻的掩模規(guī)格，”Ronse 說。“與 ASML 和我們的材料供應商一起，我們探索了帶有圖案的掩模吸收器的新型材料和架構。我們首次進行曝光以評估使用低 n 衰減相移掩模和掩模的影響低n吸收材料被證明可以改善晶圓上的掩模3D效果，并有助于增加High NA焦深?！?

ASML CEO Peter Wennink在同一場活動中則表示，EUV曝光設備“將支撐行業(yè)未來15到20年的發(fā)展”，并介紹了下一代EUV曝光設備的發(fā)展現(xiàn)狀?！拔覀冃枰獜娪辛Φ暮献鱽韺崿F(xiàn) 1.4 納米及以后的產品，”他說。他同時強調了與各種合作伙伴公司合作的重要性。

ntel創(chuàng)始人戈登摩爾提出的摩爾定律是半導體行業(yè)的金科玉律，50多年來指引著業(yè)界前進，2年升級一代工藝，然而有關摩爾定律已死的說法也傳了多年，因為在28nm節(jié)點之后芯片工藝迭代越來越困難。

盡管目前Intel、三星、臺積電等公司靠著各種技術手段及營銷宣傳將CPU邏輯工藝一路推到了5nm節(jié)點，明年還要進入3nm節(jié)點，但是再往后還是會面臨更大的挑戰(zhàn)，特別是在1nm之后，量子隧穿效應有可能會讓半導體失效。

未來工藝會如何走?在日前的FUTURE SUMMITS 2022大會上，IMEC(比利時微電子中心)展示了最新的路線圖，一路看到了2036年的0.2nm工藝。

簡單來說，今年試產N3工藝之后，2024年會有2nm工藝，2026年則是A14工藝——A代表的是埃米，是納米之后的尺度，A14工藝可以理解為1.4nm工藝，Intel之前提出的A20、A18工藝就相當于2nm、1.8nm工藝。

前幾天我們也報道過，臺積電在3nm工藝完成研發(fā)之后會把團隊轉向未來的1.4nm工藝研發(fā)，預計6月份啟動。

接著看路線圖，IMEC預計在2028年實現(xiàn)A10工藝，也就是1nm節(jié)點了，2030年是A7工藝，之后分別是A5、A3、A2工藝，2036年的A2大概相當于0.2nm節(jié)點了。

IMEC的路線圖基本上還是按照摩爾定律2年升級一代的水平發(fā)展的，證明了未來芯片工藝還可以迭代下去。

不過也要看到，真正決定工藝密度的MP金屬柵極距指標變化沒有工藝數(shù)字那么大，甚至A7到A2工藝都是在16-12nm之間，密度可能沒什么提升。

與此同時，實現(xiàn)1nm及以下工藝，晶體管架構也要改變，我們知道臺積電及三星會在3nm或者2nm節(jié)點放棄FinFET轉向GAA結構，而在A5之后還要再轉向CFET晶體管結構。

其他的技術升級還有很多，包括布線、光刻機等等，需要一系列技術突破才有可能實現(xiàn)。

總之，挑戰(zhàn)是巨大的，要知道IMEC這個預測還是很樂觀的，但未來10多年的發(fā)展中，新工藝不跳票是不可能的，0.2nm工藝或許要到2040年時代才有可能了。