FPGA
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基于FPGA的PLL頻率合成器設(shè)計
頻率合成技術(shù)是現(xiàn)代通信的重要組成部分，它是將一個高穩(wěn)定度和高準確度的基準頻率經(jīng)過四則運算，產(chǎn)生同樣穩(wěn)定度和準確度的任意頻率。頻率合成器是電子系統(tǒng)的心臟，是影響電子系統(tǒng)性能的關(guān)鍵因素之一。本文結(jié)合F
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基于MEMS強鏈和FPGA的USB移動硬盤數(shù)據(jù)加解密系統(tǒng)
摘要：隨著信息量的急劇增長，信息安全日益受到人們重視。一個完整的數(shù)據(jù)加解密系統(tǒng)應(yīng)該 具備安全可靠的密碼認證機制和加解密算法。本文基于MEMS 強鏈、USB 控制器和FPGA 設(shè) 計了一種USB 接口的高效數(shù)據(jù)加解密系統(tǒng)，
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基于FPGA的RCN226絕對式編碼器通信接口設(shè)計
0 引言 光電碼盤是一種基本的位置、速度檢測反饋單元，非常廣泛地應(yīng)用于變頻器、直流伺服、交流伺服等系統(tǒng)的閉環(huán)控制中。為了減小體積，絕對式編碼器一般采用串行通信方式輸出絕對編碼，針對伺服電機控制等高端
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具功耗意識的FPGA設(shè)計技巧
傳 統(tǒng)以來，在選用FPGA組件時，成本、容量、效能、封裝形式等，通常是系統(tǒng)架構(gòu)師或設(shè)計人員的主要考慮。但隨著低功耗應(yīng)用快速興起，現(xiàn)在，功耗效能也已成 為選用FPGA時的首要考慮。一般來說，設(shè)計人員對ASIC或FPGA的
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基于FPGA的多按鍵狀態(tài)識別系統(tǒng)設(shè)計
為了實時獲取生產(chǎn)線上大量按鍵并發(fā)動作狀態(tài)，提出一種基于FPGA的多按鍵狀態(tài)識別系統(tǒng)設(shè)計。該系統(tǒng)設(shè)計采用VHDL語言描述，有效地解決遠距離、分散、多鍵并發(fā)狀態(tài)識別問題，并減小電路板面積和單片機的信號連接，易于對大量按鍵并發(fā)輸入操作。給出了該系統(tǒng)設(shè)計方案的硬件電路設(shè)計和仿真結(jié)果。該設(shè)計已成功應(yīng)用于某項目中。
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FPGA 設(shè)計工具視點
系統(tǒng)設(shè)計的理念需要集成不同領(lǐng)域的技術(shù)知識，在FPGA中更好地利用資源。隨著應(yīng)用對DSP功能的依賴程度越來越高，我們可讓處理器充分利用加速器的作用，從而大幅提高性能。
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FPGA 設(shè)計工具視點
系統(tǒng)設(shè)計的理念需要集成不同領(lǐng)域的技術(shù)知識，在FPGA中更好地利用資源。隨著應(yīng)用對DSP功能的依賴程度越來越高，我們可讓處理器充分利用加速器的作用，從而大幅提高性能。
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基于FPGA的多通道同步數(shù)據(jù)采集存儲系統(tǒng)
1 引言 在現(xiàn)代信號處理系統(tǒng)中，多通道數(shù)據(jù)采集存儲系統(tǒng)廣泛應(yīng)用于各種商用以及工業(yè)領(lǐng)域中，特別是在艦上系統(tǒng)、彈上設(shè)備及艦上部分系統(tǒng)中，往往產(chǎn)生寬帶信號或上升沿下降沿較陡的模擬信號。對這樣的模擬信號往往
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基于FPGA的兩路視頻同步播放系統(tǒng)的設(shè)計
1、引言 如圖 1所示，兩臺攝像機C1、C2分別對具有部分重疊區(qū)域的景物進行拍攝。在 t1時刻拍攝，得到了圖像A1、B1；在下一時刻t2，得到了圖像A2、B2。 在同一屏幕上重現(xiàn)原圖像時，必須保證兩個播放器依次同時播放圖
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基于FPGA的DES加密算法的高性能實現(xiàn)
在分析DES算法原理的基礎(chǔ)上，詳細闡述一種基于VHDL描述、FPGA實現(xiàn)的DES加密算法系統(tǒng)的設(shè)計和仿真結(jié)果。該系統(tǒng)采用了一種基于子密鑰預(yù)先計算的新型流水線設(shè)計方案，克服了傳統(tǒng)DES流水線實現(xiàn)方式的缺點，使系統(tǒng)的密鑰可動態(tài)刷新．并在硬件資源消耗有所降低的情況下，進一步提高系統(tǒng)的處理速度，系統(tǒng)最高時鐘頻率為222．77 MHz．信息加密的速度為14．26 Gb／s，是最快軟件實現(xiàn)方式的112倍。同時系統(tǒng)還具有設(shè)計靈活，可靠性高，可重用性強．升級方便等特點。
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基于單片機和FPGA的多功能計數(shù)器的設(shè)計
1 引言 頻率、周期、相位是交流信號的3大要素。一般情況下，分析交流信號需研究其頻率與相位，而周期可直接由頻率計算。對于正弦信號的頻率、相位測量準確度的要求不斷提高，而隨著電子技術(shù)的發(fā)展，對其測量方法
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專訪：NI行銷部技術(shù)經(jīng)理吳維翰
當(dāng)前處理器架構(gòu)已從以往單核心進入多核心處理器階段，多核心處理器可協(xié)助測試、控制，與設(shè)計工程師，建立更高效能的系統(tǒng)並解決複雜的問題。不過多核心處理器也隨之帶來新的軟體挑戰(zhàn)，如何有效利用並發(fā)揮多核心硬體資
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發(fā)揮LabVIEW量測圖形化設(shè)計優(yōu)勢提升多核心系統(tǒng)軟硬體應(yīng)用效能
當(dāng)前處理器架構(gòu)已從以往單核心進入多核心處理器階段，多核心處理器可協(xié)助測試、控制，與設(shè)計工程師，建立更高效能的系統(tǒng)並解決複雜的問題。不過多核心處理器也隨之帶來新的軟體挑戰(zhàn)，如何有效利用並發(fā)揮多核心硬體資
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基于FPGA的數(shù)字下變頻設(shè)計與實現(xiàn)
在擴頻通信中，數(shù)字下變頻（DDC）是一種很重要的技術(shù)，它包括數(shù)字混頻器、數(shù)控振蕩器以及數(shù)字濾波器三部分。而傳統(tǒng)的DDC大多采用專用芯片，雖然其外圍電路簡單、功能實現(xiàn)容易控制，但其大部分功能已經(jīng)固化，存在兼容
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基于FPGA的正交數(shù)字混頻器中數(shù)控振蕩器的設(shè)計與實現(xiàn)
要CORDIC(COordination Rotation DIgital Computer)算法實現(xiàn)正交數(shù)字混頻器中的數(shù)控振蕩器的方法。首先推導(dǎo)了算法產(chǎn)生正余弦信號的實現(xiàn)過程,然后給出了在中設(shè)計數(shù)控振蕩器的頂層電路結(jié)構(gòu),并根據(jù)算法特點在設(shè)計中引入
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基于FPGA的數(shù)字下變頻設(shè)計與實現(xiàn)
在擴頻通信中，數(shù)字下變頻（DDC）是一種很重要的技術(shù)，它包括數(shù)字混頻器、數(shù)控振蕩器以及數(shù)字濾波器三部分。而傳統(tǒng)的DDC大多采用專用芯片，雖然其外圍電路簡單、功能實現(xiàn)容易控制，但其大部分功能已經(jīng)固化，存在兼容
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基于FPGA的直接數(shù)字頻率合成技術(shù)設(shè)計
直接數(shù)字頻率合成（ＤｉｒｅｃｔＤｉｇｉｔａｌ ＦｒａｑｕｅｎｃｙＳｙｎ-ｔｈｅｓｉｓ?即ＤＤＦＳ，一般簡稱ＤＤＳ）是從相位概念出發(fā)直接合成所需波形的一種新的頻率合成技術(shù)。它在相對帶寬、頻率轉(zhuǎn)換時間、相位
