FPGA
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基于FPGA的NAND Flash ECC校驗(yàn)
摘要 基于Flash存儲器的Hamming編碼原理，在Altera QuartusⅡ7．0開發(fā)環(huán)境下，實(shí)現(xiàn)ECC校驗(yàn)功能。測試結(jié)果表明，該程序可實(shí)現(xiàn)每256 Byte數(shù)據(jù)生成3 Byte的ECC校驗(yàn)數(shù)據(jù)，能夠檢測出1 bit錯誤和2 bit錯誤，對于1 bit錯誤
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FPGA控制下面陣CCD時序發(fā)生器設(shè)計(jì)及硬件實(shí)現(xiàn)
摘要 在分析Sony公司ICX098BQ面陣CCD圖像傳感器驅(qū)動時序的基礎(chǔ)上，對可調(diào)節(jié)曝光時間的CCD時序發(fā)生器及其硬件電路進(jìn)行設(shè)計(jì)。選用FPGA器件作為硬件設(shè)計(jì)平臺，使用VHDL語言對時序關(guān)系進(jìn)行了硬件描述。采用QuartusII 8.0
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FPGA時鐘設(shè)計(jì)
摘要：在FPGA設(shè)計(jì)中，為了成功地操作，可靠的時鐘是非常關(guān)鍵的。設(shè)計(jì)不良的時鐘在極限的溫度、電壓下將導(dǎo)致錯誤的行為。在設(shè)計(jì)PLD／FPGA時通常采用如下四種類型時鐘：全局時鐘、門控時鐘、多級邏輯時鐘和波動式時鐘。
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基于FPGA的自適應(yīng)波束形成算法實(shí)現(xiàn)
1 引 言 在雷達(dá)及聲納信號處理系統(tǒng)中，波束形成算法通常采用DSP軟件編程實(shí)現(xiàn)，控制邏輯電路采用CPLD來完成，這種方法具有軟件編程靈活、功能易于擴(kuò)展的優(yōu)點(diǎn)，但對于實(shí)時性能要求很高的系統(tǒng)，如雷達(dá)、聲納探測和
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基于FPGA的實(shí)時中值濾波器硬件實(shí)現(xiàn)
針對高清圖像在中值濾波預(yù)處理過程中排序量多、速度慢的特點(diǎn)，提出適合鄰域圖像并行處理機(jī)的分塊存儲方法。在流水線結(jié)構(gòu)下，1個時鐘周期可以并行處理32個3×3鄰域的中值濾波運(yùn)算，實(shí)現(xiàn)了高速、實(shí)時的1 920×1 080灰度圖像中值濾波器。
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賽靈思ISE 13.2增加重置功能，提高28nm FPGA驗(yàn)證效率
可編程平臺廠商賽靈思公司（Xilinx,Inc.）近日宣布推出最新版 ISE® 13.2 設(shè)計(jì)套件，為28nm 7系列產(chǎn)品，包括將于近期面世的Virtex-7 VX485T提供支持。同時，最新版本的ISE設(shè)計(jì)套件將采用堆疊硅片互聯(lián)技術(shù)構(gòu)建的業(yè)
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基于FPGA的自適應(yīng)波束形成算法實(shí)現(xiàn)
1 引 言 在雷達(dá)及聲納信號處理系統(tǒng)中，波束形成算法通常采用DSP軟件編程實(shí)現(xiàn)，控制邏輯電路采用CPLD來完成，這種方法具有軟件編程靈活、功能易于擴(kuò)展的優(yōu)點(diǎn)，但對于實(shí)時性能要求很高的系統(tǒng)，如雷達(dá)、聲納探測和
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一種多路圖像采集系統(tǒng)的軟件設(shè)計(jì)
工業(yè)現(xiàn)場因?yàn)榄h(huán)境復(fù)雜，實(shí)時性要求高，常常需要對一處或多處重要位置同時進(jìn)行監(jiān)控，且能夠在需要時切換其中一幅畫面全屏顯示。這就要求設(shè)計(jì)一種實(shí)時視頻監(jiān)控系統(tǒng)，既能夠滿足工業(yè)現(xiàn)場應(yīng)用的特殊環(huán)境，具有體積小、功
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賽靈思推出最新版ISE® 13.2設(shè)計(jì)套件
21ic訊 賽靈思公司（Xilinx,Inc.)日前宣布推出最新版 ISE® 13.2 設(shè)計(jì)套件，為28nm 7系列產(chǎn)品，包括將于近期面世的Virtex-7 VX485T提供支持。同時，最新版本的ISE設(shè)計(jì)套件將采用堆疊硅片互聯(lián)技術(shù)構(gòu)建的業(yè)界最高密
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基于FPGA的四階IIR數(shù)字濾波器
摘要：采用FPGA實(shí)現(xiàn)四階IIR數(shù)字濾波器，通過兩個二階節(jié)級聯(lián)構(gòu)成數(shù)字橢圓低通濾波器。通帶內(nèi)波紋小于0.1dB，阻帶衰減大于32dB。 常用的數(shù)字濾波器有ＦＩＲ數(shù)字濾波器和ＩＩＲ數(shù)字濾波器。ＦＩＲ數(shù)字濾波器具有精
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基于賽靈思FPGA的硬件加速技術(shù)打造高速系統(tǒng)
該平臺采用可編程邏輯實(shí)現(xiàn)片上系統(tǒng)，以 MicroBlaze ™ CPU或 PowerPC® CPU 作為其核心。 CPU 為操作系統(tǒng)與用戶空間應(yīng)用軟件運(yùn)行 MLE Linux 軟件棧。由于采用 MicroBlaze 或PowerPC 作為主 CPU，當(dāng)運(yùn)行嵌入式Linux 操作系統(tǒng)外加強(qiáng)大加密功能時該系統(tǒng)顯然無法提供所需要的計(jì)算性能。況且也無法改變物理硬件。為了實(shí)現(xiàn)系統(tǒng)加速，我們使用可編程系統(tǒng)把計(jì)算從軟件域轉(zhuǎn)移到硬件側(cè)。
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基于FPGA的改進(jìn)DES算法的實(shí)現(xiàn)
介紹了DES算法原理，詳細(xì)分析了子密鑰生成、S盒和輪函數(shù)的設(shè)計(jì)。將DES算法采用資源優(yōu)先方案，在輪函數(shù)內(nèi)部設(shè)置流水線架構(gòu)，提高了整體處理速度；簡化子密鑰與原始密鑰的生成關(guān)系，實(shí)現(xiàn)子密鑰在迭代過程的動態(tài)分發(fā)；利用雙重case語句實(shí)現(xiàn)S盒的變換功能，加快算法執(zhí)行速度。運(yùn)用硬件描述語言Verilog,采用自頂向下的設(shè)計(jì)思想,在FPGA平臺上實(shí)現(xiàn)了改進(jìn)DES算法的功能。
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萊迪思發(fā)布符合PCI Express 2.0規(guī)范的低成本FPGA
21ic訊 萊迪思半導(dǎo)體公司日前宣布LatticeECP3TMFPGA系列符合PCI Express 2.0在2.5Gbps的規(guī)范。針對最近PCI – SIG研討會上涉及的1-通道和 4-通道配置，LatticeECP3 FPGA和其PCI Express（PCIe）IP核通過了符合P
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一種多路圖像采集系統(tǒng)的軟件設(shè)計(jì)
工業(yè)現(xiàn)場因?yàn)榄h(huán)境復(fù)雜，實(shí)時性要求高，常常需要對一處或多處重要位置同時進(jìn)行監(jiān)控，且能夠在需要時切換其中一幅畫面全屏顯示。這就要求設(shè)計(jì)一種實(shí)時視頻監(jiān)控系統(tǒng)，既能夠滿足工業(yè)現(xiàn)場應(yīng)用的特殊環(huán)境，具有體積小、功
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一種基于FPGA控制全彩大屏幕顯示的設(shè)計(jì)
隨著數(shù)字技術(shù)的飛速發(fā)展，各種數(shù)字顯示屏也隨即涌現(xiàn)出來有LED、LCD、DLP等，各種數(shù)字大屏幕的控制系統(tǒng)多種多樣，有用ARM+FPGA脫機(jī)控制系統(tǒng)，也有用PC+DVI接口解碼芯片+FPGA芯片聯(lián)機(jī)控制系統(tǒng)，在這里我們講述一種不僅
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一種基于FPGA控制全彩大屏幕顯示的設(shè)計(jì)
一種基于FPGA控制全彩大屏幕顯示的設(shè)計(jì)
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基于FPGA和單片機(jī)的串行通信接口設(shè)計(jì)
摘要：本文針對由FPGA FPGA 現(xiàn)場可編程邏輯門陣列（FPGA, Field Programmable Gate Array），是一個含有可編輯元件的半導(dǎo)體設(shè)備，可供使用者現(xiàn)場程式化的邏輯門陣列元件。FPGA是在PAL、GAL、CPLD等可編輯器件的
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基于賽靈思FPGA的硬件加速技術(shù)打造高速系統(tǒng)
基于賽靈思FPGA的硬件加速技術(shù)打造高速系統(tǒng)
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基于FPGA和DSP的雷達(dá)模目信號設(shè)計(jì)
摘要：在雷達(dá)信號處理分系統(tǒng)調(diào)試時，經(jīng)常用到模目信號。為了獲得實(shí)時多波束雷達(dá)模目信號，提出一種基于FPGA和DSP的產(chǎn)生方法，利用FPGA產(chǎn)生時序及控制，DSP實(shí)時計(jì)算出所需要的回波，這樣即使在沒有陣面數(shù)據(jù)的情況下，
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基于FPGA和DSP的雷達(dá)模目信號設(shè)計(jì)
基于FPGA和DSP的雷達(dá)模目信號設(shè)計(jì)
