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基于SERDES收發(fā)器和CPRI的電信系統(tǒng)低延遲變化設(shè)計(jì)
本文討論利用帶嵌入式SERDES收發(fā)器和CPRI鏈路IP內(nèi)核的低成本FPGA，來實(shí)現(xiàn)電信系統(tǒng)低延遲變化設(shè)計(jì)的考慮因素?！ o線電信設(shè)備制造商正受到以更小體積、更低功耗、更低制造成本來布署基站架構(gòu)的壓力。當(dāng)通過WiMa
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基于SERDES收發(fā)器和CPRI的電信系統(tǒng)低延遲變化設(shè)計(jì)
基于SERDES收發(fā)器和CPRI的電信系統(tǒng)低延遲變化設(shè)計(jì)
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基于fifo存儲器的聲發(fā)射信號的數(shù)據(jù)傳輸及存儲
聲發(fā)射技術(shù)是光纖傳感技術(shù)和聲發(fā)射技術(shù)相結(jié)合的產(chǎn)物，是目前聲發(fā)射技術(shù)的發(fā)展趨勢。它將高靈敏度聲發(fā)射傳感器安裝于受力構(gòu)件表面以形成一定數(shù)目的傳感器陣列，實(shí)時(shí)接收和采集來自于材料缺陷的聲發(fā)射信號，進(jìn)而通
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用FIFO實(shí)現(xiàn)DSP間的雙向并行異步通訊
內(nèi)容摘要：介紹了利用CYPRESS公司的FIFO芯片CY7C419實(shí)現(xiàn)DSP間雙向并行異步通訊的方法,該方法簡單實(shí)用,速度快,特別適用于小數(shù)據(jù)量的數(shù)據(jù)相互傳送。文中給出了CY7C419的引腳功能以及用FIFO實(shí)現(xiàn)DSP間雙向并行異步通訊的
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用FIFO實(shí)現(xiàn)DSP間的雙向并行異步通訊
用FIFO實(shí)現(xiàn)DSP間的雙向并行異步通訊
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基于CY7CO9449的高速PCI數(shù)據(jù)采集卡設(shè)計(jì)
摘要：本文論述了基于CY7C09449的高速PCI數(shù)據(jù)采集卡的硬件和軟件設(shè)計(jì)，重點(diǎn)論述了FPGA芯片的邏輯編程、WindowsXP下的驅(qū)動程序編程。FPGA的邏輯設(shè)計(jì)著重討論了對CY7C09449局部總線的同步傳輸控制邏輯的設(shè)計(jì)，這種邏輯
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高速大深度新型FIFO存儲器IDT72V3680的應(yīng)用
1 FIFO概述 FIFO芯片是一種具有存儲功能的高速邏輯芯片，可在高速數(shù)字系統(tǒng)中用作數(shù)據(jù)緩存。FIFO通常利用雙口RAM和讀寫地址產(chǎn)生模塊來實(shí)現(xiàn)其功能。FIFO的接口信號包括異步寫時(shí)鐘（wr-clk）和讀時(shí)鐘（rd-clk）、
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FIFO芯片IDT72V3680的功能特點(diǎn)及應(yīng)用
FIFO芯片IDT72V3680的功能特點(diǎn)及應(yīng)用
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基于WCDMA速率適配算法的FPGA設(shè)計(jì)
基于WCDMA速率適配算法的FPGA設(shè)計(jì)
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基于FPGA的任意波形發(fā)生器設(shè)計(jì)與實(shí)現(xiàn)
摘要：本文提出了一種基于可編程邏輯器件(FPGA)芯片EP2C20F484的任意波形發(fā)生器的設(shè)計(jì)方法。完成了在FPGA的控制下，USB接口控制模塊、SRAM控制模塊、DA轉(zhuǎn)換模塊等協(xié)同工作的硬件設(shè)計(jì)、固件設(shè)計(jì)以及軟件設(shè)計(jì)，并給出了
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用FIFO實(shí)現(xiàn)超聲測厚系統(tǒng)A/D與ARM接口設(shè)計(jì)
在高頻超聲波數(shù)據(jù)采集系統(tǒng)中，很多高速 A／D轉(zhuǎn)換器往往不能直接與處理器相連接，這時(shí)就需要使用FIFO在處理器與A／D轉(zhuǎn)換器之間架一座橋梁，F(xiàn)IFO的先入先出特性可以方便緩存大量的數(shù)據(jù)塊。在基于ARM的超聲波測厚系統(tǒng)中
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FPGA設(shè)計(jì)的高速FIFO電路技術(shù)
FPGA設(shè)計(jì)的高速FIFO電路技術(shù)
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用FIFO實(shí)現(xiàn)超聲測厚系統(tǒng)A／D與ARM接口設(shè)計(jì)
在基于ARM的超聲波測厚系統(tǒng)中，ARM處理器的數(shù)據(jù)接收能力往往與A／D芯片的工作速率不匹配，為避免有效數(shù)據(jù)丟失，提高系統(tǒng)工作效率，用FIFO作為高速A／D與ARM處理器之間的中轉(zhuǎn)接口會得到很好的效果。這里以FIFO存儲器CY7C4261作為中轉(zhuǎn)器件實(shí)現(xiàn)了A／D芯片AD9283與ARM處理器S3C2410的接口設(shè)計(jì)，并敘述了數(shù)據(jù)從A／D芯片到ARM的整個(gè)數(shù)據(jù)采集過程。該接口電路用FIFO實(shí)現(xiàn)了超聲測厚系統(tǒng)中A／D與ARM之間的無縫連接，提高了系統(tǒng)測厚精度。它的電路簡單，調(diào)試方便，具有較高的應(yīng)用價(jià)值。
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基于FPGA的高速FIFO電路設(shè)計(jì)
前言 在大容量高速采集系統(tǒng)項(xiàng)目的開發(fā)過程中，F(xiàn)PGA作為可編程邏輯器件，設(shè)計(jì)靈活、可操作性強(qiáng)，是高速數(shù)字電路設(shè)計(jì)的核心器件。由于FPGA內(nèi)嵌存儲器的容量有限，通常不能夠滿足實(shí)際設(shè)計(jì)電路的需求，需要外接SRAM、
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常用FPGA/CPLD四種設(shè)計(jì)技巧
常用FPGA/CPLD四種設(shè)計(jì)技巧
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基于FPGA的可調(diào)信號源設(shè)計(jì)
針對航天檢測設(shè)備中信號源單一、不可調(diào)等缺點(diǎn)，提出并實(shí)現(xiàn)了一種以FPGA 、高速D／A、繼電器AQY210為核心，結(jié)構(gòu)簡單，控制靈活，信號質(zhì)量高的多功能信號源生成系統(tǒng)。該系統(tǒng)可提供各種頻率、幅值、偏置等參數(shù)可調(diào)的模擬信號，成功應(yīng)用于工業(yè)控制開關(guān)量輸出性能檢測。同時(shí)，上位機(jī)與硬件通信的接口使用了USB-單片機(jī)（CY7C68013）和USB-FIFO(FT245)兩種方案，并進(jìn)行實(shí)際對比，提出其適用條件和范圍。
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基于FPGA的可調(diào)信號源設(shè)計(jì)
針對航天檢測設(shè)備中信號源單一、不可調(diào)等缺點(diǎn)，提出并實(shí)現(xiàn)了一種以FPGA 、高速D／A、繼電器AQY210為核心，結(jié)構(gòu)簡單，控制靈活，信號質(zhì)量高的多功能信號源生成系統(tǒng)。該系統(tǒng)可提供各種頻率、幅值、偏置等參數(shù)可調(diào)的模擬信號，成功應(yīng)用于工業(yè)控制開關(guān)量輸出性能檢測。同時(shí)，上位機(jī)與硬件通信的接口使用了USB-單片機(jī)（CY7C68013）和USB-FIFO(FT245)兩種方案，并進(jìn)行實(shí)際對比，提出其適用條件和范圍。
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DSP核信號采集系統(tǒng)通訊接口原理及設(shè)計(jì)
數(shù)字信號處理器的發(fā)展也是日新月異，不僅行指令速度越來越快，而且其功耗也越來越低。許多儀器或檢測設(shè)備都不約而同地將DSP 應(yīng)用到那些數(shù)據(jù)量龐大而且需實(shí)時(shí)傳送數(shù)據(jù)的系統(tǒng)中。核信號數(shù)據(jù)采集系統(tǒng)也不例外，利用 D
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DSP核信號采集系統(tǒng)通訊接口原理及設(shè)計(jì)
DSP核信號采集系統(tǒng)通訊接口原理及設(shè)計(jì)
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利用USB2.0技術(shù)的高速雙路數(shù)據(jù)采集系統(tǒng)
摘要：本文設(shè)計(jì)了一種基于USB2.0芯片CY7C68013和Maxim公司的高速并行模數(shù)轉(zhuǎn)換芯片MAX1195的高速雙路數(shù)據(jù)采集系統(tǒng)，采用EZ-USB FX2 的特有的GPIF(General Programmable Interface)傳輸方式，徹底打破了8051CPU對USB2
