FIFO

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單片機軟件UART的設(shè)計思想

目前擴展串口的方法主要有以下方法, ①、采用串口擴展芯片實現(xiàn)，如ST16C550、ST16C554、SP2538、MAX3110等，雖然成本較高, 但系統(tǒng)的可靠性得到了保證，適用于數(shù)據(jù)量較大、串口需求較多的系統(tǒng)；②、采用分時切換的方法

單片機
2012-02-18

UART 單片機軟件 DC FIFO
一種基于DSP-dMAX 的嵌入式FIFO 數(shù)據(jù)傳輸系統(tǒng)

引言嵌入式設(shè)備的優(yōu)點有很多：可在線配置硬件、實現(xiàn)靈活、性價比高……其應(yīng)用越來越廣泛。鑒于在基于FPGA的硬件系統(tǒng)中應(yīng)用較多，目前在許多產(chǎn)品中實現(xiàn)了有嵌入式網(wǎng)口、嵌入式PCI/PCI-E、嵌入式USB等各種

數(shù)字電源
2012-02-07

DSP 嵌入式 DMA FIFO
一種基于DSP-dMAX 的嵌入式FIFO 數(shù)據(jù)傳輸系統(tǒng)

一種基于DSP-dMAX 的嵌入式FIFO 數(shù)據(jù)傳輸系統(tǒng)

嵌入式教程
2012-02-07

DSP 嵌入式 DMA FIFO
基于DSP的核信號采集系統(tǒng)通訊接口原理及設(shè)計

　數(shù)字信號處理器的發(fā)展也是日新月異，不僅行指令速度越來越快，而且其功耗也越來越低。許多儀器或檢測設(shè)備都不約而同地將DSP 應(yīng)用到那些數(shù)據(jù)量龐大而且需實時傳送數(shù)據(jù)的系統(tǒng)中。核信號數(shù)據(jù)采集系統(tǒng)也不例外，利用 D

消費電子
2012-01-10

DSP 通訊接口信號采集系統(tǒng) FIFO
基于DSP的核信號采集系統(tǒng)通訊接口原理及設(shè)計

　數(shù)字信號處理器的發(fā)展也是日新月異，不僅行指令速度越來越快，而且其功耗也越來越低。許多儀器或檢測設(shè)備都不約而同地將DSP 應(yīng)用到那些數(shù)據(jù)量龐大而且需實時傳送數(shù)據(jù)的系統(tǒng)中。核信號數(shù)據(jù)采集系統(tǒng)也不例外，利用 D

數(shù)字電源
2012-01-08

DSP 通訊接口信號采集系統(tǒng) FIFO
淺談增強并行口EPP的便攜式數(shù)據(jù)采集系統(tǒng)應(yīng)用

淺談增強并行口EPP的便攜式數(shù)據(jù)采集系統(tǒng)應(yīng)用

嵌入式教程
2012-01-03

數(shù)據(jù)采集系統(tǒng) ST AD16 FIFO
基于PC104的數(shù)據(jù)采集系統(tǒng)的設(shè)計

基于PC104的數(shù)據(jù)采集系統(tǒng)的設(shè)計

嵌入式教程
2011-12-18

數(shù)據(jù)采集系統(tǒng) CPLD PC104 FIFO
高速狀態(tài)下使用CPLD實現(xiàn)狀態(tài)機的辦法

本文給出了采用這些技術(shù)的高速環(huán)境狀態(tài)機設(shè)計的規(guī)范及分析方法和優(yōu)化方法，并給出了相應(yīng)的示例。為了使FPGA或CPLD中的狀態(tài)機設(shè)計滿足高速環(huán)境要求，設(shè)計工程師需要認識到以下幾點：寄存器資源和邏輯資源已經(jīng)不是問題

電子設(shè)計自動化
2011-12-15

狀態(tài)機 CPLD STATE FIFO
基于FPGA的SPI4.2接口設(shè)計

1．引言SPI-4.2（System Packet Interface）是 OIF（Optical Internetworking Forum）定義的局部高速總線標準，用于 PHY層芯片到鏈路層芯片的 10Gbps信號傳輸。主要應(yīng)用有 OC-192 ATM、Packet over SONET/SDH（POS）

電子設(shè)計自動化
2011-12-14

FPGA 接口設(shè)計 SPI FIFO
高速雙路數(shù)據(jù)采集系統(tǒng)

摘要：本文設(shè)計了一種基于USB2.0芯片CY7C68013和Maxim公司的高速并行模數(shù)轉(zhuǎn)換芯片MAX1195的高速雙路數(shù)據(jù)采集系統(tǒng)，采用EZ-USB FX2 的特有的GPIF(General Programmable Interface)傳輸方式，徹底打破了8051CPU對USB2

測試測量
2011-12-04

數(shù)據(jù)采集系統(tǒng) BSP GP FIFO
基于USB2.0技術(shù)的高速雙路數(shù)據(jù)采集系統(tǒng)

本文設(shè)計了一種基于USB2.0芯片CY7C68013和Maxim公司的高速并行模數(shù)轉(zhuǎn)換芯片MAX1195的高速雙路數(shù)據(jù)采集系統(tǒng)，采用EZ-USB FX2 的特有的GPIF(General Programmable Interface)傳輸方式，徹底打破了8051CPU對USB2.0傳輸速率的瓶頸，同時避免了使用其他微處理器或者CPLD、FPGA等的硬件開支。本文詳細介紹了該數(shù)據(jù)采集系統(tǒng)的硬件組成和軟件設(shè)計，包括單片機CY7C68013的固件設(shè)計和計算機主機用戶程序。通過與高精度激光縱模分析儀的連接調(diào)試，證明該系統(tǒng)已經(jīng)達到了既定目標。

測試測量
2011-12-03

數(shù)據(jù)采集系統(tǒng) BSP USB2.0 FIFO
基于DSP的JPEG圖像壓縮設(shè)計

一、引言　　　　JPEG算法是一種數(shù)字圖像壓縮編碼算法，具有壓縮比例高、失真小的特點，并已被確定為國際標準[1]。該標準被廣泛應(yīng)用于數(shù)碼相機、監(jiān)視系統(tǒng)、手機、可視電話等等諸多方面。它的應(yīng)用與實現(xiàn)不僅限于PC機

數(shù)字電源
2011-10-31

DSP TIMES JPEG圖像 FIFO
基于DSP的JPEG圖像壓縮設(shè)計

基于DSP的JPEG圖像壓縮設(shè)計

嵌入式教程
2011-10-31

DSP TIMES JPEG圖像 FIFO
LabVIEW FPGA模塊實現(xiàn)FIFO深度設(shè)定

為了解決基于LabVIEWFPGA模塊的DMAFIFO深度設(shè)定不當帶來的數(shù)據(jù)不連續(xù)問題，結(jié)合LabVIEWFPGA的編程特點和DMA FIFO的工作原理，提出了一種設(shè)定FIFO深度的方法。對FIFO不同深度的實驗表明，采用該方法設(shè)定的FIFO深度能夠

測試測量
2011-09-28

FPGA LabVIEW 內(nèi)存 FIFO
高密度可編程FIFO存儲器在視頻圖像中的應(yīng)用

高密度可編程FIFO存儲器在視頻圖像中的應(yīng)用

嵌入式教程
2011-08-08

存儲器編程視頻圖像 FIFO
基于eRM建立自動化的驗證平臺

摘要：為了縮短SoC項目開發(fā)中前端驗證的時間，實現(xiàn)自動化的可重用性驗證環(huán)境平臺，采用了eRM驗證方法學(xué)，通過Sequence，BFM，Moni-tor，Scoreboard，Coverage等驗證組件來實現(xiàn)此驗證平臺，并給出了基于此平臺的一個應(yīng)

測試測量
2011-07-25

自動化組件 BSP FIFO
基于eRM建立自動化的驗證平臺

基于eRM建立自動化的驗證平臺

嵌入式軟件
2011-07-23

自動化組件 BSP FIFO
嵌入式 FIFO 數(shù)據(jù)傳輸系統(tǒng)設(shè)計

嵌入式設(shè)備在DSP中實現(xiàn)嵌入式設(shè)備還比較少，一般DSP都直接集成這些設(shè)備模塊，用戶選擇不同型號的DSP芯片以滿足產(chǎn)品應(yīng)用要求。但對于一些較為特殊的嵌入式設(shè)備，DSP也可以實現(xiàn)該功能。本文以dMAX和EMIF接口的數(shù)據(jù)傳輸

數(shù)字電源
2011-06-26

嵌入式系統(tǒng)設(shè)計數(shù)據(jù)傳輸系統(tǒng) FIFO
嵌入式 FIFO 數(shù)據(jù)傳輸系統(tǒng)設(shè)計

嵌入式 FIFO 數(shù)據(jù)傳輸系統(tǒng)設(shè)計

嵌入式教程
2011-06-26

嵌入式系統(tǒng)設(shè)計數(shù)據(jù)傳輸系統(tǒng) FIFO
通過先進的高性能UART提高串行I/O的連接性能

　處理器和芯片組的最近發(fā)展推動了與它們接口的外設(shè)的性能升級。最流行和最普遍的外設(shè)是UART。如今的發(fā)展趨勢展示，獨立UART已經(jīng)發(fā)展成為高性能解決方案的一部分，將它們用在系統(tǒng)可以顯著降低CPU和相關(guān)芯片組的負荷。最新的獨立UART為設(shè)計工程師提供了高速、低功耗接口，以有效地支持了藍牙EDR等連接方案。

模擬
2011-06-24

CPU 串行I/O UART FIFO

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FIFO

單片機軟件UART的設(shè)計思想

一種基于DSP-dMAX 的嵌入式FIFO 數(shù)據(jù)傳輸系統(tǒng)

一種基于DSP-dMAX 的嵌入式FIFO 數(shù)據(jù)傳輸系統(tǒng)

基于DSP的核信號采集系統(tǒng)通訊接口原理及設(shè)計

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淺談增強并行口EPP的便攜式數(shù)據(jù)采集系統(tǒng)應(yīng)用

基于PC104的數(shù)據(jù)采集系統(tǒng)的設(shè)計

高速狀態(tài)下使用CPLD實現(xiàn)狀態(tài)機的辦法

基于FPGA的SPI4.2接口設(shè)計

高速雙路數(shù)據(jù)采集系統(tǒng)

基于USB2.0技術(shù)的高速雙路數(shù)據(jù)采集系統(tǒng)

基于DSP的JPEG圖像壓縮設(shè)計

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LabVIEW FPGA模塊實現(xiàn)FIFO深度設(shè)定

高密度可編程FIFO存儲器在視頻圖像中的應(yīng)用

基于eRM建立自動化的驗證平臺

基于eRM建立自動化的驗證平臺

嵌入式 FIFO 數(shù)據(jù)傳輸系統(tǒng)設(shè)計

嵌入式 FIFO 數(shù)據(jù)傳輸系統(tǒng)設(shè)計

通過先進的高性能UART提高串行I/O的連接性能

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