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FPGA器件配置模式
只有成功配置可編程邏輯器件FPGA之后，器件才能正常工作。Xilinx FPGA的配置有3種模式，分別為并行(SelectMap)、串行(Serial)和邊界掃描(Boundary Scan)模式。當(dāng)然Virtex-5和Spartan-3E／3A的器件有更多的配置模式，
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FPGA器件配置流程
Xilinx的FPGA器件配置流程共有4個(gè)階段，每個(gè)階段分別執(zhí)行不同的命令和操作。這4個(gè)階段分別為配置存儲(chǔ)器清除、初始化、裝入配置數(shù)據(jù)和啟動(dòng)器件，下面以Spartan-3的加載為例說(shuō)明這個(gè)過(guò)程。 (1)配置存儲(chǔ)器清除階段(如圖
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配置FPGA器件時(shí)的常見(jiàn)問(wèn)題
在配置FPGA器件時(shí)的常見(jiàn)問(wèn)題及其解決方法。 (1)當(dāng)模式改變后，同時(shí)需要修改產(chǎn)生位流文件中的配置時(shí)鐘的屬性為CCLK或JTAGClock，否則無(wú)法配置。 (2)DONE狀態(tài)腳始終為低解決方法：檢查該引腳的負(fù)載是否太重，選擇合適的
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Xilinx FPGA器件的去耦網(wǎng)絡(luò)設(shè)計(jì)范例
在設(shè)計(jì)Xilinx FPGA器件去耦網(wǎng)絡(luò)時(shí)，首先需要用ISE 1O的設(shè)計(jì)工具規(guī)劃器件的每個(gè)輸入／輸出塊(Bank)的SSO(Simultaneously Switching Output，同步轉(zhuǎn)換輸出)個(gè)數(shù)，因?yàn)镾SO是造成地線反彈和交調(diào)干擾的根源，每個(gè)Bank的SS
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Sanyo Denki選擇Actel 的Fusion器件用于工業(yè)編碼器
Actel公司宣布Sanyo Denki有限公司已選用Actel的Fusion 現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA) 來(lái)執(zhí)行其全新RA035工業(yè)用伺服電機(jī)的定位檢測(cè)裝置 (編碼器)。Sanyo Denki選擇60萬(wàn)門(mén)AFS600 Actel Fusion器件的原因在于其具有低功耗、
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Xilinx可編程邏輯器件的端接技術(shù)
Xilinx可編程邏輯器件FPGA的SelectIO支持多達(dá)⒛種信號(hào)接口標(biāo)準(zhǔn)，而每一種標(biāo)準(zhǔn)包括多種驅(qū)動(dòng)電流輸出。不同的驅(qū)動(dòng)電流和接口標(biāo)準(zhǔn)，其輸出阻抗(內(nèi)阻)不同，因此需選擇相應(yīng)的匹配電阻。對(duì)Xilinx器件，推薦采用串行端接技
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TTL和CMOS器件的功能分類(lèi)
按功能進(jìn)行劃分，邏輯器件可以大概分為以下幾類(lèi)： 門(mén)電路和反相器、選擇器、譯碼器、計(jì)數(shù)器、寄存器、觸發(fā)器、鎖存器、緩沖驅(qū)動(dòng)器、收發(fā)器、總線開(kāi)關(guān)、背板驅(qū)動(dòng)器等。 1)門(mén)電路和反相器 邏輯門(mén)主要有與門(mén)74X08、與非
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如何保證電源的長(zhǎng)期可靠性？
目前市面上的電源模塊品類(lèi)繁多，初期應(yīng)用都能滿足要求，但隨著時(shí)間的考驗(yàn)就開(kāi)始經(jīng)不起考驗(yàn)了。電源作為系統(tǒng)核心，絕對(duì)不允許這樣的情況發(fā)生，那么我們?cè)鯓硬拍茉O(shè)計(jì)出穩(wěn)定可靠電源呢?
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基于高性能模擬器件簡(jiǎn)化便攜式醫(yī)療設(shè)備原理及設(shè)計(jì)
醫(yī)療電器OEM廠商正在開(kāi)發(fā)技術(shù)含量更高的、用于治療和監(jiān)控常見(jiàn)疾病的個(gè)人保健設(shè)備。這些產(chǎn)品價(jià)格合理，極大提高了醫(yī)療保健質(zhì)量。MCU在家用血壓計(jì)、肺活量計(jì)、脈搏血氧計(jì)及心率監(jiān)測(cè)器等便攜式醫(yī)療設(shè)備
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嵌入式控制系統(tǒng)中I2C串行EEPROM器件應(yīng)用
I2C串行EEPROM存儲(chǔ)器因具有外形體積小、接口緊湊簡(jiǎn)單、占用引腳資源少、數(shù)據(jù)保存可靠、可在線改寫(xiě)、功耗低和價(jià)格低廉等顯著特點(diǎn)，被廣泛應(yīng)用于嵌入式控制系統(tǒng)中，用于存放配置參數(shù)、調(diào)整和運(yùn)行數(shù)據(jù)等
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Xilinx 發(fā)布大容量的領(lǐng)域優(yōu)化FPGA 器件
面對(duì)市場(chǎng)對(duì)更大帶寬的需求呈現(xiàn)的指數(shù)型增長(zhǎng)態(tài)勢(shì)，電子設(shè)備制造商在提升系統(tǒng)性能、產(chǎn)品更快上市方面面臨越來(lái)越大的壓力。為此，賽靈思公司（Xilinx, Inc. 宣布開(kāi)始批量供應(yīng) Virtex?-5 SX240T 和 FX200T 兩款器件，同時(shí)
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可編程邏輯器件的基本結(jié)構(gòu)
可編程邏輯器件PLD的基本結(jié)構(gòu)如圖1所示。由圖可見(jiàn)，PLD器件由輸入控制電路、與陣列、或陣列及輸出控制電路組成。在輸人控制電路中，輸人信號(hào)經(jīng)過(guò)輸入緩沖單元產(chǎn)生每個(gè)輸入變量的原變量和反變量，并作為與陣列的輸入項(xiàng)
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可編程邏輯器件的分類(lèi)及特點(diǎn)
根據(jù)PLD器件的與陣列和或陣列的編程情況及輸出形式，可編程邏輯器件通?？煞譃?類(lèi)。第一類(lèi)是與陣 列固定、或陣列可編程的PLD器件，這類(lèi)PLD器件以可編程只讀存儲(chǔ)器PROM為代表?？删幊讨蛔x存儲(chǔ)器PROM 是組合邏輯陣列，
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可編程邏輯器件中邏輯的實(shí)現(xiàn)方法
一個(gè)二進(jìn)制函數(shù)的輸出，可以用其輸人函數(shù)的最小項(xiàng)之和來(lái)實(shí)現(xiàn)。因此，任一函數(shù)的輸出就可以用圖1所 示的積或兩級(jí)邏輯電路來(lái)實(shí)現(xiàn)。這種方法同樣適用于多輸出的情況，而每個(gè)輸出是由其自己的積項(xiàng)和來(lái)形 成，如圖2所示為
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可編程邏輯器件PLD表示方法
由于可編程邏輯器件的陣列結(jié)構(gòu)特點(diǎn)，用以前所習(xí)慣的邏輯函數(shù)表示方法難以描述其內(nèi)部電路，因此在 PLD中提出了一些新的邏輯約定。這些邏輯約定使PLD芯片內(nèi)部的配置和邏輯圖一一對(duì)應(yīng)，并能把邏輯圖與 真值表密切結(jié)合，
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PAL器件的基本結(jié)構(gòu)
PAL器件的構(gòu)成原理以邏輯函數(shù)的最簡(jiǎn)與或式為主要依據(jù)，其基本結(jié)構(gòu)如圖1所示。在PAL器件的兩個(gè)邏輯 陣列中，與陣列可編程，用來(lái)產(chǎn)生函數(shù)最簡(jiǎn)與或式中所必需的乘積項(xiàng)。因?yàn)樗皇侨g碼結(jié)構(gòu)，所以允許 器件有多個(gè)輸人端
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復(fù)雜可編程邏輯器件CPLD的基本結(jié)構(gòu)
1．基于乘積項(xiàng)的CPLD結(jié)構(gòu) CPLD的結(jié)構(gòu)是基于乘積項(xiàng)（Product－Term）的，現(xiàn)在以Xilinx公司的XC9500XL系列芯片為例介紹CPLD的 基本結(jié)構(gòu)，如圖1所示，其他型號(hào)CPLD的結(jié)構(gòu)與此非常類(lèi)似。 CPLD可分為3部分：功能模塊（Fun
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復(fù)雜可編程邏輯器件CPLD常用器件型號(hào)
常用CPLD芯片有：Xilinx公司的XC9500/XL/XV系列，低功耗的CoolRunner系列；Altera的低成本MAX3000/A系列，高性能MAX7000S/AE/B系列。 下面以Xilinx的XC9500XL系列CPLD為例來(lái)說(shuō)明該類(lèi)器件的命名規(guī)則，如圖1所示。在第
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現(xiàn)場(chǎng)可編程邏輯器件FPGA的基本結(jié)構(gòu)
1．查找表的結(jié)構(gòu)奸原理 采用查找表（Look－Up-Table）結(jié)構(gòu)的PLD芯片稱為FPGA，查找表簡(jiǎn)稱為L(zhǎng)UT，LUT本質(zhì)上就是一個(gè)RAM。 目前FPGA中多使用4輸人的LUT，所以每一個(gè)LUT可以看成一個(gè)有4位地址線的16×1的RAM。當(dāng)用戶通過(guò)
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現(xiàn)場(chǎng)可編程邏輯器件FPGA常用器件型號(hào)
常用FPGA芯片有：Xilinx的低成本Spartan3 E/A/AN/ADSP系列，高性能Virtex－II Pro/Virtex-4/Virtex-5系列等；Altera的Cyclone III/II系列，Stratix III/IIGX系列及Atria OX系列等； Actel公司帶模擬前端器件的Fusi。
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