根據(jù)PLD器件的與陣列和或陣列的編程情況及輸出形式，可編程邏輯器件通常可分為4類。第一類是與陣 列固定、或陣列可編程的PLD器件，這類PLD器件以可編程只讀存儲(chǔ)器PROM為代表?？删幊讨蛔x存儲(chǔ)器PROM 是組合邏輯陣列，它包含一個(gè)固定的與陣列和一個(gè)可編程的或陣列，PROM中的與陣列是全譯碼形式，它產(chǎn) 生而個(gè)輸入變量的所有最小項(xiàng)。PROM的每個(gè)輸出端通過或陣列將這些最小項(xiàng)有選擇地進(jìn)行或運(yùn)算，即可實(shí) 現(xiàn)任何組合邏輯函數(shù)。由于與陣列能夠產(chǎn)生輸人變量的全部最小項(xiàng)，所以用PROM實(shí)現(xiàn)組合邏輯函數(shù)不需要 進(jìn)行邏輯化簡。但隨著輸人變量數(shù)的增加，與陣列的規(guī)模會(huì)迅速增大，其價(jià)格也隨之大大提高。而且與陣 列越大，譯碼開關(guān)時(shí)間就越長，相應(yīng)的工作速度也越慢。因此，實(shí)際上只有規(guī)模較小的PROM可以有效地實(shí)現(xiàn)組合邏輯函數(shù)，而大規(guī)模的PROM價(jià)格高，工作速度低，一般只作為存儲(chǔ)器使用。

第二類是與陣列和或陣列均可編程的PLD器件，以可編程邏輯陣列PLA為代表。PLA和PROM一樣也是組合型邏輯陣列，與PROM不同的是，它的兩個(gè)邏輯陣列均可編程。PLA的與陣列不是全譯碼形式，它可以通過編程控制只產(chǎn)生函數(shù)最簡與或式中所需要的與項(xiàng)。因此，PLA器件的與陣列規(guī)模減小，集成度相對提高。

但是，由于PLA只產(chǎn)生函數(shù)最簡與或式中所需要的與項(xiàng)，因此PLA在編程前必須先進(jìn)行函數(shù)化簡。另外，PLA器件需要對兩個(gè)陣列進(jìn)行編程，編程難度較大。而且PLA器件的開發(fā)工具應(yīng)用不廣泛，編程一般由生產(chǎn)廠家完成。

第三類是以可編程陣列邏輯PAL為代表的與陣列可編程、或陣列固定的PLD器件。這類器件的每個(gè)輸出端是若干個(gè)乘積項(xiàng)之或，其中乘積項(xiàng)的數(shù)目固定。通常PAL的乘積項(xiàng)數(shù)允許達(dá)到8個(gè)，而一般邏輯函數(shù)的最簡與或式中僅需要完成3～4個(gè)乘積項(xiàng)或運(yùn)算。因此，PAL的這種陣列結(jié)構(gòu)很容易滿足大多數(shù)邏輯函數(shù)的設(shè)計(jì)要求。

PAL有幾種固定的輸出結(jié)構(gòu)，如專用輸出結(jié)構(gòu)、可編程I/O結(jié)構(gòu)、帶反饋的寄存器輸出結(jié)構(gòu)及異或型輸出結(jié)構(gòu)等。一定的輸出結(jié)構(gòu)只能實(shí)現(xiàn)一定類型的邏輯函數(shù)，其通用性較差，這就給PAL器件的管理及應(yīng)用帶來不便。

第四類是具有可編程輸出邏輯宏單元的通用PLD器件，以通用型可編程陣列邏輯GAL器件為主要代表。GAL器件的陣列結(jié)構(gòu)與PAL相同，都是采用與陣列可編程而或陣列固定的形式。兩者的主要區(qū)別是輸出結(jié)構(gòu)不同。PAL的輸出結(jié)構(gòu)是固定的，一種結(jié)構(gòu)對應(yīng)一種類型芯片。如果系統(tǒng)中需要幾種不同的輸出形式，就必須選擇多種芯片來實(shí)現(xiàn)。GAL器件的每個(gè)輸出端都集成有一個(gè)輸出邏輯宏單元0LMC（Out L。glC Macro Cell）。輸出邏輯宏單元是可編程的，通過編程可以決定該電路是完成組合邏輯還是時(shí)序邏輯，是否需要產(chǎn)生反饋信號(hào)，并能實(shí)現(xiàn)輸出使能控制及輸出極性選擇等。因此，GAL器件通過對輸出邏輯宏單元0LMC的編程可以實(shí)現(xiàn)PAL的各種輸出結(jié)構(gòu)，使芯片具有很強(qiáng)的通用性和靈活性。

把包括PLA器件、PAL器件fl GAL器件在內(nèi)的PLD器件劃分到一個(gè)簡單的器件類型分組，稱之為簡單可編程邏輯器件（Simple Pr。grammable Logic Devices，SPLD），SPLD器件最主要的特征是：低成本和極高的引腳到引腳的速度性能。

技術(shù)的進(jìn)步帶來器件規(guī)模的高速增長，今天可編程器件的規(guī)模已經(jīng)遠(yuǎn)遠(yuǎn)超過傳統(tǒng)SPLD的范疇。傳統(tǒng)的SPI，D規(guī)模的擴(kuò)大受到其結(jié)構(gòu)的嚴(yán)重制約，這是因?yàn)镾PLD器件的結(jié)構(gòu)表明SPLD器件的可編程邏輯陣列隨著輸入信號(hào)的增加將急劇擴(kuò)大。提供基于SPLD結(jié)構(gòu)大容量器件的唯一可行辦法是在一個(gè)芯片上集成多個(gè)可編程的互連SPLD，這種類型的PLD稱為復(fù)雜可編程邏輯器件（Complex Programmable Logic Devices，CPLD）。經(jīng)過發(fā)展CPLD器件的邏輯規(guī)模，大體上達(dá)到50個(gè)SPLD器件的規(guī)模，但也僅限于此，CPLD器件的規(guī)模很難進(jìn)一步擴(kuò)大，具有更高規(guī)模的PLD器件的實(shí)現(xiàn)需要新的技術(shù)和思路?，F(xiàn)場可編程門陣列（FieldProgrammable Gate Array，F(xiàn)PGA）包含海量的門陣列和互連資源，是PLD器件中唯一能支持超大規(guī)模設(shè)計(jì)的可編程器件，包含的邏輯單元數(shù)不斷增加，這使得FPGA獲得了廣泛的應(yīng)用和快速的發(fā)展。

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