晶體管的持續(xù)微縮化對(duì)我們的日常生活有著超乎尋常的影響力。回想1997年，IBM所制造的巨型超級(jí)計(jì)算機(jī)“深藍(lán)”重量達(dá)到1.4噸，運(yùn)算能力為11.38 GFLOPS 。“深藍(lán)”在六局國際象棋大賽中擊敗了著名的俄羅斯國際象棋大師卡斯帕羅夫。而如今，“深藍(lán)”所擁有的運(yùn)算能力在一部智能手機(jī)中就能實(shí)現(xiàn)，例如，iPhone 4S所采用的A5處理器的運(yùn)算能力就能達(dá)到16 GFLOPS。2011年，IBM的沃森（Watson）超級(jí)計(jì)算機(jī)由10個(gè)機(jī)架的IBM Power 750服務(wù)器組成，配備15TB的隨機(jī)存取儲(chǔ)存器（RAM）以及2,880個(gè)處理器，運(yùn)算總能力達(dá)到80 TFLOPS，在《危險(xiǎn)邊緣》戰(zhàn)勝了兩位最優(yōu)秀的節(jié)目冠軍。你能想象在10年內(nèi)，我們手上的移動(dòng)設(shè)備就能夠擁有同樣的計(jì)算能力嗎？這并不是天方夜譚，不過這一進(jìn)程嚴(yán)重依賴于在實(shí)現(xiàn)摩爾定律的基礎(chǔ)上，人們所進(jìn)行的晶體管微縮化努力。

微縮化涉及兩大任務(wù)：將晶體管的尺寸做到更小，以減少成本/功能并改善性能與功耗。從以往的歷史來看，人們?cè)诿恳粋€(gè)新的技術(shù)節(jié)點(diǎn)上都能同時(shí)達(dá)到密度與性能目標(biāo)。在工藝向32nm節(jié)點(diǎn)技術(shù)發(fā)展的過程中，在每一代技術(shù)中人們都成功而精確地同時(shí)實(shí)現(xiàn)了集成電路面積的微縮與晶體管密度的翻倍的目標(biāo)。然而，人們?nèi)匀唤?jīng)常需要在性能、功耗以及密度/面積這些因素之間進(jìn)行權(quán)衡。工程師們也在開發(fā)彌合代際差別的解決方案方面表現(xiàn)出驚人的創(chuàng)造性。

目前，人們?cè)诳朔@些技術(shù)極限方面已經(jīng)取得了一些突破性進(jìn)展。在材料方面，其中一項(xiàng)重大改進(jìn)是High-K材料的引入為柵極絕緣層微縮化所帶來的改善。應(yīng)變的引入能提升載流子的遷移率，抵消柵氧化層和柵長度減少所導(dǎo)致的有限增益。在功率方面，供電電壓降低的速度遠(yuǎn)遠(yuǎn)落后于微縮化理論所需的規(guī)劃值。因此，多核處理器、多閾值電壓（multi-Vt）、復(fù)雜的功耗管理策略便應(yīng)運(yùn)而生。如今，光刻技術(shù)正日益成為突破技術(shù)限制的羈絆。超紫外線技術(shù)（EUV）和在28nm及以下工藝中采用193nm波長的技術(shù)被推延，催生了浸沒式光刻以及多重光刻技術(shù)，即人們所熟知的雙重圖形曝光技術(shù)（double patterning）?？梢灶A(yù)見的是，在14nm節(jié)點(diǎn)上，三重曝光技術(shù)的采用將在所難免。

正是人們的不斷地創(chuàng)新才讓各種產(chǎn)品遵循著摩爾定律而不斷向前發(fā)展。微縮化技術(shù)的發(fā)展史就是一部創(chuàng)新的歷史，絕不是簡單地重復(fù)。最近在22nm納米技術(shù)上取得重大突破技術(shù)則是英特爾的3D器件架構(gòu)。這充分表明全耗盡晶體管能夠通過在相同面積上集成更多晶體管，從而改善集成電路性能和/或降低功耗，是一種卓越的解決方案。

全耗盡晶體管與傳統(tǒng)的晶體管在結(jié)構(gòu)上的區(qū)別在于，前者的溝道并不由其摻雜程度(doping level)定義，而是由其物理尺寸（physical dimensions）定義，邊界由氧化物材料構(gòu)成。這種結(jié)構(gòu)在設(shè)計(jì)上的獨(dú)特性改善了溝道的柵控制，提高了性能并縮短了柵的長度。此外，由于溝道定義不再受限于溝道的摻雜程度，全耗盡技術(shù)提供了另外一種選擇，既采用未摻雜溝道。這樣就能降低變異性，并提升載流子的遷移率。在當(dāng)前的電子科技條件下，溝道摻雜是導(dǎo)致變異性的主要源頭，而提高載流子的遷移率將提高驅(qū)動(dòng)電流，并提高工作頻率。

業(yè)界公認(rèn)，全耗盡晶體管能夠至多支持到10nm節(jié)點(diǎn)工藝，仍能保持可接受的靜電性能（最低可至7nm）。因此，該技術(shù)基本可以繼續(xù)推動(dòng)微縮化，直到2020年。

目前已經(jīng)有兩種可以實(shí)現(xiàn)的全耗盡晶體管結(jié)構(gòu)：FinFET和全耗盡平面晶體管技術(shù)（FD-SOI）。無論是在SOI上或bulk基板上都能制造FinFET。

圖1. SOI上的3D與平面全耗盡晶體管：（左）Soitec FD-3D基板上的FinFET，鰭片高度由硅層厚度定義；（右）Soitec FD-2D基板上的平面FD-SOI晶體管，溝道厚度由硅層厚度定義

經(jīng)證明，在微縮尺寸下FinFET架構(gòu)能夠滿足高性能/低功耗的需求。然而，F(xiàn)inFET要求進(jìn)行量化電路設(shè)計(jì)，每個(gè)晶體管僅能擁有數(shù)量有限的鰭片。在平面設(shè)計(jì)中人們可采用不同尺寸的晶體管（從幾十納米到微米級(jí)），而在FinFET上則只能選擇采用一個(gè)或若干個(gè)鰭片。當(dāng)前，由于光刻技術(shù)要求重復(fù)曝光以獲得精確的印刷效果，這局限了設(shè)計(jì)的發(fā)揮。正是因?yàn)樵诋?dāng)前技術(shù)條件下的光刻才是主要的技術(shù)限制，因此FinFET的量化對(duì)并不是最主要的設(shè)計(jì)障礙。然而，一旦光刻技術(shù)有所改善（如可望引入的EUV技術(shù)），當(dāng)前這種很小的設(shè)計(jì)影響將會(huì)在平面FD-SOI技術(shù)對(duì)陣FinFET技術(shù)的過程中，轉(zhuǎn)化成前者對(duì)后者的巨大優(yōu)勢(shì)。

所有的全耗盡結(jié)構(gòu)都對(duì)溝道結(jié)構(gòu)非常敏感，尤其是當(dāng)溝道是非摻雜的時(shí)候。從這一點(diǎn)來說，SOI基板能夠帶來獨(dú)一無二的極低物理變異性（Physical variability）—— 圖2顯示SOI基板的一致性誤差小于0.5nm，且目前已經(jīng)實(shí)現(xiàn)大量生產(chǎn)。而在FinFET的條件下，F(xiàn)D-3D基板不僅確保了優(yōu)秀的鰭片高度可復(fù)制性，而且確保了高效的鰭片定義流程（fin-definition process），與同類的bulk設(shè)計(jì)相比實(shí)現(xiàn)了大幅度的簡化。在FD-SOI的例子中，F(xiàn)D-2D基板甚至可以實(shí)現(xiàn)那些對(duì)厚度控制要求最為嚴(yán)苛的技術(shù)。與FinFET相比，平面FD-SOI可實(shí)現(xiàn)與所應(yīng)用基底偏壓動(dòng)態(tài)適應(yīng)的，良好的功耗優(yōu)化。此外，在氧化埋層下方的參雜接地面也提供了一種多閾值電壓管理的有效選擇。

圖2：300mm 基板硅晶圓厚度的測(cè)量

圖2顯示出Soitec先進(jìn)的基板厚度的一致性，誤差低于0.5nm。目前的生產(chǎn)線能夠生產(chǎn)帶有各種點(diǎn)的基板，所有的晶圓的誤差都控制在+/- 0.5nm范圍內(nèi)。這些基板已經(jīng)可以在全耗盡時(shí)代實(shí)現(xiàn)CMOS的進(jìn)一步微縮化。