為了使串聯(lián)電阻有效的降低，特別在肖特基版圖中采用交織的方法。通過(guò)對(duì)實(shí)測(cè)所設(shè)計(jì)的肖特基二極管，以所測(cè)得的C-V、I-V及S參數(shù)對(duì)肖特基二極管的勢(shì)壘電壓、飽和電流及反向擊穿電壓繼續(xù)擰計(jì)算，最后給出能夠用于SPICE仿真的模型設(shè)計(jì)。

0 引言

隨著射頻無(wú)線通信事業(yè)的發(fā)展和移動(dòng)通訊技術(shù)的進(jìn)步，射頻微波器件的性能與速度成為人們關(guān)注的重點(diǎn)，市場(chǎng)對(duì)其的需求也日益增多。目前，CMOS工藝是數(shù)字集成電路設(shè)計(jì)的主要工藝選擇，對(duì)于模擬與射頻集成電路來(lái)說(shuō)，選擇的途徑有多種，例如Si雙極工藝、GaAs工藝、CMOS工藝等，在設(shè)計(jì)中，性能、價(jià)格是主要的參考依據(jù)。除此以外，工藝的成熟度及集成度也是重要的考慮范疇。

1.概述

對(duì)于射頻集成電路而言，產(chǎn)品的設(shè)計(jì)周期與上市時(shí)間的縮短都是依賴仿真精確預(yù)測(cè)電路性能的設(shè)計(jì)環(huán)境的功能。為了使設(shè)計(jì)環(huán)境體現(xiàn)出高效率，精確的器件模型與互聯(lián)模型是必須要具備的，在設(shè)計(jì)工具中非常重要，對(duì)于射頻與模擬技術(shù)，器件模型決定了仿真的精度。

采用CMOS工藝，在射頻集成電路上的應(yīng)用時(shí)間還補(bǔ)償，也使得在一些模型方面還不完善。對(duì)于射頻CMOS集成電路而言，對(duì)其影響最大的是寄生參數(shù)，在低頻環(huán)境下，由于對(duì)這些寄生參數(shù)的忽視，往往使電路的高頻性能受到影響。

肖特基二極管具有自身獨(dú)特的優(yōu)勢(shì)，例如快速開(kāi)關(guān)速度和低正向壓降。由于這些優(yōu)異的高頻性能，他們有被廣泛應(yīng)用在開(kāi)機(jī)檢測(cè)離子和微波網(wǎng)絡(luò)電路中。肖特基二極管通常制作的款式包括n型或p型半導(dǎo)體金屬材料，如砷GaAs和SiC.正向偏置的肖特基二極管的性能是由多數(shù)載流子器件，少數(shù)載流子主要是確定這些p型或n型二極管的屬性。為了改善高頻性能和集成電路的電源電壓減小到現(xiàn)代集成電路，集成的肖特基二極管是很重要的。但可以用于集成肖特基二極管的過(guò)程常常是沒(méi)有現(xiàn)成的，不能和CMOS電路單片集成。以往根據(jù)其設(shè)計(jì)，在標(biāo)準(zhǔn)CMOS工藝基礎(chǔ)上制造出肖特基二極管。在本文中，主要針對(duì)集成肖特基二極管的設(shè)計(jì)及實(shí)現(xiàn)進(jìn)行描述，并且基于成本考慮，該標(biāo)準(zhǔn)CMOS工藝基礎(chǔ)上肖特基二極管生產(chǎn)工藝不需要任何修改。所測(cè)量的結(jié)果也符合要求，在SPICE仿真模型中得到驗(yàn)證。

2.CMOS工藝技術(shù)

近幾十年，因?yàn)镃MOS技術(shù)的發(fā)展，也使得在制造射頻集成電路時(shí)，采用CMOS技術(shù)得以實(shí)現(xiàn)。但是，因?yàn)镃MOS制造工藝通常是以數(shù)字電路作為導(dǎo)向。面向數(shù)字電路設(shè)計(jì)的CMOS首先由芯片代工廠研發(fā)出來(lái)，注重功率耗散與時(shí)速。

在數(shù)字CMOS工藝快速發(fā)展成熟以后，在其基礎(chǔ)上，通過(guò)修改制程與添加掩膜層實(shí)現(xiàn)信號(hào)的混合及模擬射頻CMOS工藝。傳統(tǒng)CMOS工藝包含BJTs、MOSFETs以及各種電阻，如擴(kuò)散電阻、多晶硅電阻及N阱電阻。但是，對(duì)于CMOS工藝而言，還應(yīng)該涵蓋各種高頻無(wú)源器件，例如變?nèi)荻O管、MIM電容、高Q值電桿及變壓器等。

同樣，作為肖特基二極管來(lái)說(shuō)，也是CMOS工藝技術(shù)的重要環(huán)節(jié)。例如，需要額外高能離子注入形成深注入N阱降低程度耦合與噪聲系數(shù)。

需要注意的是，盡管射頻CMOS工藝是基于數(shù)字CMOS工藝而來(lái)，但其不僅僅是添加幾層掩膜來(lái)實(shí)現(xiàn)高頻無(wú)源器件，對(duì)于器件的性能而言，射頻工藝與數(shù)字工藝的優(yōu)化目標(biāo)是不同的，在進(jìn)行改進(jìn)的時(shí)候，也有可能與傳統(tǒng)的CMOS工藝發(fā)生沖突。

3.肖特基二極管的工作原理

之所以金屬半導(dǎo)體能夠形成對(duì)壘，主要原因是由于不同的功函數(shù)引起的。將金屬的功函數(shù)定義為技術(shù)費(fèi)米能級(jí)與真空能級(jí)間的能量差，表示一個(gè)起始能量與費(fèi)米能級(jí)相等的電子由金屬內(nèi)部移向真空中所需要的最小能量。該能量需要克服金屬晶格與被拉電子與其它電子間的作用，還有一個(gè)作用是用來(lái)克服金屬表面存在的偶極矩。因此，功函數(shù)的大小在一定程度上可以表述電子在金屬中被束縛的強(qiáng)度。和金屬類似，半導(dǎo)體的功函數(shù)也被定義為費(fèi)米能級(jí)與真空能級(jí)間的能量差，因?yàn)榘雽?dǎo)體的費(fèi)米能級(jí)通常處于禁帶中，禁帶中一般沒(méi)有電子，因此該功函數(shù)的定義就可以看做是將電子帶導(dǎo)帶或者價(jià)帶移向真空能級(jí)需要的平均能量。對(duì)于半導(dǎo)體來(lái)說(shuō)，還有一個(gè)很重要的參數(shù)，就是電子親和能，表示板代替導(dǎo)帶底的電子向外逸出所需要的最小能量。

對(duì)于肖特基勢(shì)壘的形成而言，假設(shè)現(xiàn)有一塊n型半導(dǎo)體和一塊金屬，兩者具有相同的真空電子能級(jí)，假設(shè)半導(dǎo)體的功函數(shù)比金屬的功函數(shù)小，同時(shí)，假設(shè)半導(dǎo)體表面無(wú)表面態(tài)，那么其能帶到表面都是平直的。此時(shí)，兩者就形成一個(gè)統(tǒng)一的電子系統(tǒng)，因?yàn)榻饘俚馁M(fèi)米能級(jí)比半導(dǎo)體的費(fèi)米能級(jí)低，因此半導(dǎo)體中的電子就會(huì)流向金屬，這樣金屬表面就會(huì)帶負(fù)點(diǎn)，半導(dǎo)體帶正電。所帶電荷在數(shù)值上是等同的，因此對(duì)于整個(gè)系統(tǒng)來(lái)說(shuō)，還是保持電中性，從而提高了半導(dǎo)體的電勢(shì)，降低了金屬的電勢(shì)。如果電勢(shì)發(fā)生變化，所有的電子能級(jí)及表面電子能級(jí)都會(huì)隨之變化，使之趨于平衡狀態(tài)，半導(dǎo)體和金屬的費(fèi)米能級(jí)在同一水平上時(shí)，電子的凈流動(dòng)不會(huì)出現(xiàn)。原來(lái)的費(fèi)米能級(jí)的差異被二者之間的電勢(shì)差進(jìn)行補(bǔ)償，半導(dǎo)體的費(fèi)米能級(jí)下降。

4.肖特基二極管的設(shè)計(jì)和布局

這種設(shè)計(jì)是基于標(biāo)準(zhǔn)CMOS工藝下，通過(guò)MPW在0.35μm工藝中得到實(shí)現(xiàn)的。當(dāng)金屬層直接沉積到低摻雜n型或p型半導(dǎo)體區(qū)域，形成一個(gè)肖特基二極管。當(dāng)這兩種材料彼此接觸，由于電勢(shì)差的存在就會(huì)產(chǎn)生一個(gè)勢(shì)壘高度，電子必須克服的電流才能流入。低摻雜的半導(dǎo)體上的金屬的陽(yáng)極和半導(dǎo)體動(dòng)脈插管，通過(guò)歐姆接觸在陰極上。在我們的設(shè)計(jì)中只使用n型肖特基二極管?？绻?jié)的Al-Si肖特基二極管如圖1所示。

在該設(shè)計(jì)中，沒(méi)有出現(xiàn)P+有源區(qū)在n阱接觸下接觸材料是鋁面積(等于到dxd)。因此，金屬層將直接連接到低摻雜n阱區(qū)。其結(jié)果是形成了的Al-Si的肖特基二極管接觸。對(duì)于鑄造工藝中需要確定的參數(shù)，例如密度、功函數(shù)等，只能通過(guò)對(duì)該區(qū)域的肖特基二極管進(jìn)行控制得以實(shí)現(xiàn)，進(jìn)行二極管的I-V曲線或者其它參數(shù)的修改。

根據(jù)標(biāo)準(zhǔn)CMOS工藝基礎(chǔ)上的肖特基二極管的布局及設(shè)計(jì)。首先，為了降低肖特基二極管的串聯(lián)電阻，肖特基和歐姆接觸電極之間的距離按照設(shè)計(jì)規(guī)則被設(shè)置為最小允許的距離。

其次，采用肖特基二極管布局的方法。交織式的布局為每一個(gè)串聯(lián)電阻提供了并聯(lián)連接的途徑，這是肖特基接觸的優(yōu)勢(shì)所在。

5.所制作的二極管的測(cè)定結(jié)果

根據(jù)MPW,對(duì)肖特基二極管的不同部位通過(guò)三種交織方法進(jìn)行標(biāo)準(zhǔn)C M O S工藝下的0.35μm制造，并對(duì)測(cè)得的結(jié)果進(jìn)行了討論。

5.1 I-V的功能

基于對(duì)串聯(lián)電阻的考慮，肖特基二極管的IV功能可表示為：

其中A*是有效的理查森常數(shù)。

所測(cè)量的I-V曲線如圖2所示。

(SBD1,SBD2,SBD3分別為16,1.6,0.64μm2)通過(guò)擬合公式(3)和所測(cè)得的結(jié)果，我們可以得到實(shí)現(xiàn)SBD的方法，如表1的參數(shù)所示。

從表1中可以觀察到，隨著相互交織的樹(shù)木的增多，串聯(lián)電阻的阻值明顯的降低。

為實(shí)現(xiàn)SBD的測(cè)量，勢(shì)壘高度B的測(cè)量的統(tǒng)計(jì)結(jié)果如圖3所示。在所測(cè)的90個(gè)樣本中，SBD1、SBD2、SBD3各30個(gè)樣本，從而求得實(shí)現(xiàn)SBD的勢(shì)壘高度為0.44eV左右。

擊穿電壓是4 . 5 V左右，在今后的工作中，在正常的SBD設(shè)計(jì)與生產(chǎn)中，擊穿電壓可以延長(zhǎng)一些方法的使用，例如在自對(duì)準(zhǔn)保護(hù)環(huán)境與SBD的制造過(guò)程中，5.2 C-V的功能

下面給出了小信號(hào)肖特基二極管的結(jié)電容Cj:

其中，Nd為摻雜濃度的n-阱，Φn是費(fèi)米能級(jí)之間的電位差和導(dǎo)帶邊緣相等于(EC-Ef)/q.

圖4顯示了測(cè)得的反向偏壓為SBD的C-V曲線。

5.3 S參數(shù)測(cè)量和SBD高頻建模

為了測(cè)量高頻率的S參數(shù)設(shè)計(jì)的設(shè)備，每個(gè)SBD被放置了有三個(gè)探頭焊盤。中間信號(hào)墊的大小是85μm×85μm和頂部/底部的的地面尺寸是85μm×135μm的。使用GSG探頭和網(wǎng)絡(luò)分析儀，我們可以得到S參數(shù)設(shè)計(jì)的SBD.但是，S參數(shù)的直接測(cè)量結(jié)果包括墊片、金屬線和覆蓋的寄生電容。對(duì)于設(shè)計(jì)的設(shè)備而言，盡管寄生參數(shù)是非常小的，但這些寄生參數(shù)是絕對(duì)不能被忽視的，在計(jì)算的時(shí)候應(yīng)該將GSG探頭直接測(cè)量的S參數(shù)減去。在本文所研究的設(shè)計(jì)中，我們制作兩個(gè)虛擬的GSG信號(hào)墊作為測(cè)試裝置，假如兩個(gè)信號(hào)墊一個(gè)是偽GSG信號(hào)墊，一個(gè)是SBD信號(hào)墊，且兩個(gè)信號(hào)墊同等大小。除此以外的虛擬信號(hào)墊都是開(kāi)放的，這也就是我們所說(shuō)的開(kāi)放式信號(hào)墊。S參數(shù)由啞墊進(jìn)行測(cè)量。接著就可以得到信號(hào)墊和金屬線的寄生電阻和電容。將這些寄生參數(shù)減去，就能夠得到S參數(shù)的無(wú)寄生電阻和電容。將這種方法稱之為去嵌入技術(shù)。

使用測(cè)得的S參數(shù)可以抽象為高頻模擬SPICE模型。圖5顯示SBD仿真離子模型的實(shí)現(xiàn)。L1和L2顯示出的輸入和輸出串聯(lián)電感。Ci和Co表示陽(yáng)極輸入輸出電容和陰極節(jié)點(diǎn)。C1具有相互交織的肖特基二極管的兩個(gè)端口之間的寄生電容。R1和R2為連接S參數(shù)下NWLL到地面下電阻的n-阱的模型。pn二極管反映的寄生蟲(chóng)n阱p-次二極管。在我們的設(shè)計(jì)中，可以用得到的pn二極管的參數(shù)通過(guò)標(biāo)準(zhǔn)CMOS工藝0.35μm的SPICE模型。

如圖6所示，為S參數(shù)SBD1測(cè)量和模擬。

表2給出了仿真離子模型的參數(shù)，頻率SBD1從50MHz到40GHz,該模型可以匹配到30GHz的測(cè)量結(jié)果。

6.結(jié)束語(yǔ)

隨著無(wú)線通訊具有的靈活性和高機(jī)動(dòng)性的特點(diǎn)，其應(yīng)用越來(lái)越廣泛，也順應(yīng)了市場(chǎng)的需求。由于CMOS工藝在諸多的工藝中最為成熟、成本最低，卻功耗最小，因此得到廣泛的應(yīng)用，隨著技術(shù)的不斷成熟，CMOS工藝基礎(chǔ)上的肖特基二極管設(shè)計(jì)及實(shí)現(xiàn)也成為現(xiàn)實(shí)。也是未來(lái)射頻集成電路發(fā)展的必然趨勢(shì)。通過(guò)MPW在標(biāo)準(zhǔn)CMOS工藝制造的肖特基勢(shì)壘二極管中的設(shè)計(jì)應(yīng)用，可知鋁硅接觸的勢(shì)壘高度約0.44eV.

通過(guò)I-V,C-V和S參數(shù)測(cè)量可以實(shí)現(xiàn)SBD.通過(guò)本文所示，SBD設(shè)計(jì)的優(yōu)勢(shì)較為明顯，最為顯著的是設(shè)計(jì)成本較低，能夠被廣泛的應(yīng)用與商業(yè)標(biāo)準(zhǔn)的CMOS工藝中。在以后的工作中，更多的重點(diǎn)將集中在標(biāo)準(zhǔn)CMOS工藝設(shè)計(jì)的SBD的反向擊穿電壓和頻率范圍擴(kuò)展。