全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司日前宣布推出最新版Cadence Encounter RTL-to-GDSII流程，面向高性能千兆級(jí)設(shè)計(jì)，包括在20納米最新技術(shù)節(jié)點(diǎn)上的新設(shè)計(jì)。這種最新的RTL-to-GDSII設(shè)計(jì)、實(shí)現(xiàn)與簽收流程是與領(lǐng)先的IP與晶圓廠(chǎng)合作伙伴及客戶(hù)合作開(kāi)發(fā)的，能更有效地進(jìn)行SoC開(kāi)發(fā)，滿(mǎn)足并超越當(dāng)今市場(chǎng)所需的功耗、性能與面積需求。

最新RTL-to-GDSII工藝建立于Cadence成功的產(chǎn)品基礎(chǔ)之上，進(jìn)一步促進(jìn)其在當(dāng)今最先進(jìn)的高性能、低功耗SoC設(shè)計(jì)方面的功耗、性能與面積方面的技術(shù)領(lǐng)先地位。此流程所對(duì)應(yīng)的有Encounter RTL Compiler, Encounter Test, Encounter ECO Designer, Encounter Digital Implementation System, Clock Concurrent Optimization (CCOpt), Encounter Timing System, Encounter Power System, Cadence QRC Extraction, Cadence Physical Verification System和可制造性設(shè)計(jì)技術(shù)等。

“Cadence Encounter RTL-to-GDSII流程幫助我們及時(shí)實(shí)現(xiàn)基于1 GHz ARM Cortex-A5處理器的智能手機(jī)平臺(tái)的芯片性能與功能目標(biāo)，并且擁有更高的開(kāi)發(fā)效率，”Spreadtrum總裁兼首席執(zhí)行官Leo Li博士說(shuō),“該新工藝流程擁有物理感知綜合和GigaOpt引擎等特色，可實(shí)現(xiàn)卓越的功耗-性能-面積權(quán)衡，支持我們?cè)诟呒?jí)工藝節(jié)點(diǎn)上的復(fù)雜設(shè)計(jì)的開(kāi)發(fā)目標(biāo)。中國(guó)的3G低成本智能手機(jī)市場(chǎng)目前正在飛速發(fā)展，我們的智能手機(jī)平臺(tái)目前正在把握這一市場(chǎng)機(jī)會(huì)。

關(guān)于高性能設(shè)計(jì)、實(shí)現(xiàn)與驗(yàn)證的技術(shù)細(xì)節(jié)將會(huì)在3月13至14日于圣荷塞舉辦的CDNLive!硅谷Cadence用戶(hù)大會(huì)上詳細(xì)探討，大會(huì)現(xiàn)已開(kāi)始接受注冊(cè)。其他有關(guān)最新Encounter數(shù)字流程的技術(shù)詳情也將會(huì)在一系列Cadence在線(xiàn)研討會(huì)上討論。

最新Encounter 20納米技術(shù)以其建造即正確的雙掩模支持實(shí)現(xiàn)可靠的20納米芯片性能，涵蓋的功能包括布局規(guī)劃、布置與布線(xiàn)乃至簽收時(shí)序、功率與物理驗(yàn)證。該方法可以改進(jìn)20納米雙掩模設(shè)計(jì)的晶粒尺寸效率，并實(shí)現(xiàn)更有效的工程變更單（ECO）修訂。Cadence物理驗(yàn)證系統(tǒng)的改良提供了晶圓廠(chǎng)認(rèn)證的20納米設(shè)計(jì)內(nèi)檢查與最終簽收功能，確保DRC與雙掩模的可拆分性 (color correctness) 。

這次的最新版Encounter RTL-to-GDSII流程還包括最新的GigaOpt引擎，它獨(dú)具特色地融入了關(guān)鍵的物理感知綜合技術(shù)與物理優(yōu)化，能實(shí)現(xiàn)更快的時(shí)序閉合和更好的收斂結(jié)果。這是一種高度靈活的優(yōu)化引擎，支持采用高性能處理器的設(shè)計(jì)。通過(guò)駕馭多CPU的能力，該引擎將會(huì)比傳統(tǒng)優(yōu)化引擎更快。此外，新型獨(dú)特的CCOpt技術(shù)統(tǒng)一了時(shí)鐘樹(shù)綜合與物理優(yōu)化，實(shí)現(xiàn)10%的設(shè)計(jì)性能提升，可將時(shí)鐘樹(shù)功率與面積降低30%。

此次新版本的另外一個(gè)關(guān)鍵組成部分是GigaFlex技術(shù)，這是一種極大提升設(shè)計(jì)容量的新功能，可處理當(dāng)今最大的1億單元以上的設(shè)計(jì)。如今設(shè)計(jì)師可以只用過(guò)去所需時(shí)間的10%就能實(shí)現(xiàn)全芯片設(shè)計(jì)拓?fù)淠繕?biāo)，讓他們能夠及早發(fā)現(xiàn)潛在問(wèn)題，從而盡快實(shí)現(xiàn)最理想的設(shè)計(jì)布局。 GigaFlex技術(shù)可用于同步進(jìn)行從頂層到模塊級(jí)式層級(jí)設(shè)計(jì)與實(shí)現(xiàn)，以指數(shù)級(jí)大幅減少迭代與總設(shè)計(jì)周期時(shí)間。此外，自動(dòng)化的功能性ECO技術(shù)可加快預(yù)掩膜和后掩膜ECO變更，這樣，可以通過(guò)智能層級(jí)式設(shè)計(jì)處理減少數(shù)小時(shí)或數(shù)天的時(shí)間。

“我們一直非常密切地和我們的IP與晶圓廠(chǎng)伙伴及客戶(hù)合作，推進(jìn)我們的技術(shù)，應(yīng)對(duì)最高級(jí)工藝尺寸上高性能，千兆級(jí)芯片的挑戰(zhàn)，”Cadence晶片實(shí)現(xiàn)部研發(fā)高級(jí)副總裁Chi-Ping Hsu說(shuō)，“我們?cè)俅握故玖藢?duì)于提供領(lǐng)先技術(shù)的努力，幫助最先進(jìn)的設(shè)計(jì)使用最先進(jìn)的工藝。”