TSMC與新思科技合作為TSMC WoW和CoWoS封裝技術(shù)提供設(shè)計流程

重點：

·新思科技Design Platform支持TSMC WoW直接堆疊和CoWoS技術(shù)。

·解決方案包括多裸晶芯片和中介層(Interposer)的版圖實現(xiàn)、寄生參數(shù)提取和時序分析以及物理驗證。

·參考流程使早期客戶能夠充分發(fā)揮3D-IC的潛力，實現(xiàn)高性能、低功耗應(yīng)用。

新思科技(Synopsys, Inc.)宣布，新思科技Design Platform全面支持TSMC WoW直接堆疊和 CoWoS®先進封裝技術(shù)。Design Platform支持與3D IC參考流程相結(jié)合，幫助用戶在移動計算、網(wǎng)絡(luò)通信、消費和汽車電子等應(yīng)用中部署高性能、高連接性的多裸晶芯片技術(shù)。

新思科技Design Platform解決方案包括多裸晶芯片和中介層版圖創(chuàng)建、物理布局規(guī)劃和設(shè)計實現(xiàn)、寄生參數(shù)提取、時序分析以及物理驗證。新思科技Design Platform支持TSMC WoW和CoWoS先進封裝技術(shù)的主要產(chǎn)品和特性包括：

ŸIC Compiler™ II布局布線：支持多裸晶芯片布局規(guī)劃和實現(xiàn)，包括中介層和3D晶圓堆疊生成、TSV布局和連接分配、正交多層、45度單層，以及裸晶芯片互連接口模塊生成以用于裸晶芯片間的參數(shù)提取和檢驗。

ŸStarRC™參數(shù)提?。褐С諸SV和背面RDL金屬層提取、硅中介層提取，以及裸晶芯片間耦合電容提取。

ŸIC Validator：支持全系統(tǒng)DRC和LVS驗證、裸晶芯片間DRC及接口LVS驗證。

ŸPrimeTime® signoff分析：全系統(tǒng)靜態(tài)時序分析，支持多裸晶芯片靜態(tài)時序分析(STA)

TSMC設(shè)計基礎(chǔ)設(shè)施市場部資深總監(jiān)Suk Lee表示：“高性能先進3D硅片制造和晶圓堆疊技術(shù)需要全新的EDA功能和流程，以支持更高的設(shè)計和驗證復(fù)雜性。我們加強與新思科技的合作，為TSMC的CoWoS和WoW先進封裝技術(shù)提供設(shè)計解決方案。我們相信，設(shè)計解決方案將使雙方客戶從中受益，提高設(shè)計人員的工作效率，加快產(chǎn)品上市。

新思科技芯片設(shè)計事業(yè)部營銷與商務(wù)開發(fā)副總裁Michael Jackson表示：“通過深入合作，支持TSMC的WoW和CoWoS芯片集成解決方案的設(shè)計解決方案和參考流程將使我們的共同客戶實現(xiàn)最佳的質(zhì)量結(jié)果。新思科技Design Platform能夠滿足設(shè)計人員的進度要求，實現(xiàn)高成本效益、高性能、低功耗的多裸晶芯片方案。”