廣東高云半導體科技股份有限公司(如下簡稱“高云半導體”)，今日宣布發(fā)布基于高云半導體FPGA的RISC-V微處理器早期使用者計劃，該計劃是基于晨熙家族 GW2A 系列FPGA芯片的包括系統(tǒng)級參考設計的FPGA編程BIT文件、GW2A開發(fā)板等的完整解決方案，其中系統(tǒng)級參考設計包括RISC-V MCU內核、AHB & APB總線、存儲器控制單元及若干外設。

RISC-V作為指令集體系結構(ISA)的開放規(guī)范，RISC-V ISA設計初衷涵蓋了小型、快速、低功耗的實際實現(xiàn)，避免針對特定的微處理器架構進行過度架構，具有應用廣泛、擴展性強的重要特點，且有大量可支持的軟件，使得新指令集具備了良好兼容性的優(yōu)勢。

開放規(guī)范意味著任何人都可以構建支持它的處理器。傳統(tǒng)上，微處理器供應商向客戶提供特性鎖定的產品，這就意味著一旦客戶使用了某家供應商的產品，就很難轉向另一家供應商的產品。RISC-V改變了這種情況，因為基于RISC-V標準建立的軟件生態(tài)系統(tǒng)，可以支持很多不同的供應商的微處理器產品。只要用戶基于一個供應商的RISC-V處理器開發(fā)了應用軟件就可以直接重用相同的應用軟件代碼并將其無縫轉換到另一個遵循相同開放規(guī)范的供應商的RISC-V處理器中進行實現(xiàn)。

高云RISC-V微處理器早期使用者計劃提供的完整解決方案，具體如下：

lGW-2A FPGA芯片

lGW-2A FPGA開發(fā)板，包括Micro-USB下載/調試線

lGW-2A FPGA編程BIT文件，內含RISC-VMCU內核、AHB總線、APB總線、存儲器控制以及若干外設的系統(tǒng)級參考設計

l高云FPGA設計軟件套裝，包含高云IP核生成器，可以提供一系列Verilog設計的IP核，包括存儲器控制單元、數(shù)據通路、DSP等，可用于搭建RISC-V微處理器系統(tǒng)的定制化外設和接口模塊

l軟件工具鏈(C代碼編譯器、鏈接器、調試器)、RISC-V微處理器外設的驅動軟件以及用于定制化C程序開發(fā)的內置庫

l系統(tǒng)級參考設計包含了RISC-V微處理器內核、AHB總線、APB總線、存儲器控制單元以及若干外設，具體如下圖所示：

“利用高云晨熙家族GW-2A FPGA芯片豐富的內置Block SRAM資源，RISC-V系統(tǒng)的指令本地存儲器(ILM)和數(shù)據本地存儲器(DLM)均使用內置的Block SRAM實現(xiàn)，無需外部Flash/SRAM存儲芯片，從而簡化了整個微處理器系統(tǒng)設計的復雜性，最大限度地降低產品研發(fā)成本，”高云半導體FPGA應用研發(fā)總監(jiān)高彤軍先生強調：“RISC-V微處理器早期使用者計劃的“一核、一芯、一體化設計”的特點更著眼于產品的關鍵特性，能夠幫助用戶有效減少學習與時間成本，快速實現(xiàn)產品創(chuàng)新設計與應用。”

RISC-V處理器

• 5級執(zhí)行流水線

• 硬件乘法器– radix-2/radix-4/radix-16/radix-256/fast

• 硬件除法器

• 可選的分支預測機制

靜態(tài)分支預測：

* 4-entry返回地址棧(RAS)

‚動態(tài)分支預測：

* 32/64/128/256-entry分支目標緩沖器(BTB)

* 256-entry分支歷史表

* 8-bit全局分支歷史

* 4-entry返回地址棧(RAS)

• 機器模式和可選的用戶模式

• 可選的性能監(jiān)控器

RISC-V ISA –指令集體系結構

• RISC-V RV32I 基本整型指令集

• RISC-V RVC 壓縮指令的標準擴展

• RISC-V RVM 整數(shù)乘法除法的標準擴展

• 可選的RISC-V RVA 原子指令的標準擴展

內存子系統(tǒng)-基于FPGA內部Block RAM實現(xiàn)

• 指令&數(shù)據本地存儲器 4KiB至16MiB

• 內存子系統(tǒng)支持soft-error protection

 保護方式：奇偶校驗或錯誤檢驗和校正(ECC)

‚ 自動硬件錯誤校正

ƒ 受保護的內存：

* 指令&數(shù)據緩存tag RAM和數(shù)據RAM

* 指令&數(shù)據本地存儲器

總線

• 接口協(xié)議

 同步AHB(32-bit/64-bit數(shù)據位寬)

‚ 同步APB(32-bit/64-bit數(shù)據位寬)

Debug

• 支持RISC-V外部debug

• 可配置斷點數(shù)：2/4/8

• 基于AHB接口的外部debug模塊

• 外部JTAG debug傳輸模塊IEEE Std 1149.1 4線JTAG接口

Trace

• 可選指令跟蹤

外設模塊

• 2個UART接口

• 2個SPI接口

• 可編程的定時器

• 1個32bit GPIO

• 1個I2C

• JTAG debug接口

• 時鐘生成器

• 復位生成器

• 系統(tǒng)管理單元

DK_DEV_GW2A55開發(fā)板

DK_DEV_GW2A55開發(fā)板包括一顆GW2A-55/18 FPGA芯片，具有低功耗、高性能、豐富的用戶邏輯資源等特點。開發(fā)板包括接口通信模塊、控制模塊、存儲模塊、人機交互顯示模塊等。

·接口通信模塊包括VGA接口、RS232接口、Ethernet接口、通用IO接口等。存儲模塊包括SRAM、FLASH、DDR2 SDRAM等。

·人機交互顯示模塊包括4個按鍵、8個撥碼開關、16個LED、1602字符點陣LCD、七段數(shù)碼管等。

高云晨熙家族GW2A FPGA器件具有最佳性價比優(yōu)勢，其以豐富的邏輯、高性能的DSP資源、高速的I/O接口、優(yōu)化的協(xié)同處理能力為基礎，能夠承擔密集的運算任務，且經過巧妙的優(yōu)化后可作為嵌入式微處理器的主機，例如RISC-V微處理器軟核。同時晨熙家族作為業(yè)內首個內嵌SRAM的FPGA，能夠為用戶提供更多的可用I/O。

·GW2A-55 FPGA提供了55K用戶邏輯(LUT4)、2477K片上存儲空間、40個18位乘法器、6個PLL等資源，核心電壓為1.0V。

·GW2A-18 FPGA提供了18K用戶邏輯(LUT4)、871K片上存儲空間、48個18位乘法器、4個PLL等資源。核心電壓為1.0V。

·GW2AR-18 FPGA為GW2A-18的衍生款，在用戶邏輯之上還內嵌了SRRAM/DDR存儲器。