TSMC日前宣布，已順利在開放創(chuàng)新平臺(Open Innovation Platform)上，建構(gòu)完成28納米設(shè)計生態(tài)環(huán)境，同時客戶采用TSMC開放創(chuàng)新平臺所規(guī)劃的28納米新產(chǎn)品設(shè)計定案(tape out)數(shù)量已經(jīng)達到89個。TSMC亦將于美國加州圣地亞哥舉行的年度設(shè)計自動化會議(DAC)中，發(fā)表包括參考流程12.0版(Reference Flow 12.0)、模擬/混合訊號參考流程2.0版(Analog/Mixed Signal Reference Flow 2.0)等多項最新的客制化設(shè)計工具，強化既有的開放創(chuàng)新平臺設(shè)計生態(tài)環(huán)境。
TSMC28納米設(shè)計生態(tài)環(huán)境已準(zhǔn)備就緒，提供包括設(shè)計法則檢查(DRC)、布局與電路比較(LVS)及制程設(shè)計套件(PDK)的基礎(chǔ)輔助設(shè)計；在基礎(chǔ)硅知識產(chǎn)權(quán)方面有標(biāo)準(zhǔn)組件庫(standard cell libraries)及內(nèi)存編譯程序 (memory compilers)；另外，此設(shè)計架構(gòu)亦提供USB、 PCI與DDR/LPDDR等標(biāo)準(zhǔn)接口硅知識產(chǎn)權(quán)?？蛻艨山?jīng)由TSMC-online下載這些設(shè)計工具與套件。一直以來，TSMC與電子設(shè)計自動化伙伴(EDA)在28納米世代的合作相當(dāng)緊密，共同追求設(shè)計工具的一致性，改善設(shè)計結(jié)果。目前EDA主要領(lǐng)導(dǎo)廠商Cadence、Synopsys 與Mentor運用于28納米芯片上的可制造性設(shè)計統(tǒng)一(United DFM)架構(gòu)便是一個很好的例子。
TSMC參考流程12.0版新增加許多特色：可應(yīng)用于透過硅基板(silicon interposer)及硅穿孔(TSV)技術(shù)制造生產(chǎn)的二點五維與三維集成電路(2.5-D/3-D ICs)、提高28納米以模型為基礎(chǔ)仿真可制造性設(shè)計的速度；此參考流程亦可運用在先進電子系統(tǒng)階層設(shè)計(ESL)，整合TSMC的功率、效能及面積制程技術(shù)。另外，此參考流程版本將首次呈現(xiàn)TSMC20納米穿透式雙重曝影設(shè)計(Transparent Double Patterning)解決方案，持續(xù)累積在創(chuàng)新開放平臺架構(gòu)下20納米的設(shè)計能力。另外，模擬/混合訊號參考流程2.0版本提供先進的多伙伴模擬/混合訊號設(shè)計流程，協(xié)助處理復(fù)雜度與日俱增的28納米制程效能與設(shè)計挑戰(zhàn)，并解決在高階可制造性設(shè)計(Superior DFM)與設(shè)計規(guī)范限制(RDR)間兼容性及可靠性問題。
TSMC設(shè)計暨技術(shù)平臺處資深處長侯永清表示：「我們相信客戶能立即運用TSMC28納米先進技術(shù)及產(chǎn)能優(yōu)勢來生產(chǎn)他們的設(shè)計；同時，客戶們也能在不久的將來準(zhǔn)備向更先進的20納米世代設(shè)計邁進。通過與電子自動化設(shè)計廠商和硅知識產(chǎn)權(quán)伙伴間的緊密合作，TSMC已經(jīng)建構(gòu)了一個完備且穩(wěn)固的28納米設(shè)計生態(tài)系統(tǒng)，成功地協(xié)助客戶達成產(chǎn)品設(shè)計的目標(biāo) 。此外，參考流程12.0版及模擬/混合訊號參考流程2.0版的推出亦能解決應(yīng)用于下一世代28納米與20納米設(shè)計上所面臨的關(guān)鍵瓶頸。
DAC大會上的新技術(shù)與設(shè)計方案
參考流程12.0版及20納米穿透式雙重曝影
隨著半導(dǎo)體制程技術(shù)向前推進，金屬導(dǎo)線厚度愈來愈小，目前微影曝光系統(tǒng)的曝影能力已無法因應(yīng)20納米制程技術(shù)發(fā)展。然而，雙重曝影(double patterning)這項關(guān)鍵技術(shù)，使得現(xiàn)行微影技術(shù)能夠克服成像分辨率的極限，且毋需使用尚未驗證的極紫外光(EUV)微影技術(shù)。TSMC的穿透式雙重曝影解決方案讓系統(tǒng)及芯片設(shè)計廠商得以順利邁入20納米技術(shù)，且毋需調(diào)整目前的設(shè)計方法或參考流程。此項技術(shù)已提供給EDA合作伙伴進行相關(guān)產(chǎn)品及服務(wù)開發(fā)，并已經(jīng)通過驗證準(zhǔn)備上市。
2.5-D 硅基板
基本上2.5D芯片的設(shè)計是由硅基板將多層芯片整合起來，此硅基板可應(yīng)用于不同的技術(shù)。參考流程12.0版在平面規(guī)劃(floorplanning)、配置與繞線(Place & Route)、電阻壓降(IR-drop)及熱分析(thermal analysis)上具備新的設(shè)計能力，可同時應(yīng)用于多個制程及2.5D芯片測試設(shè)計。
28納米功率、效能及DFM設(shè)計的強化
在精細幾何技術(shù)上，電線及通道電阻的時序降低日益明顯。參考流程12.0版推出強化繞線的方法：將通道數(shù)量減到最小、改變繞線布局、或?qū)㈦娋€加寬以減輕電線與通道電阻的沖擊。漏電流增加是因為在28納米制程上的臨界電壓(threshold voltage)與閘極氧化層(gate Oxide)厚度增加。多模多角(multi-mode multi-corner)的漏電優(yōu)化可提供不同的電壓選擇與門極偏壓庫，讓設(shè)計者更有效的減少漏電。最后，為了盡量縮短28納米熱點檢查及修正的設(shè)計時間，DFM 數(shù)據(jù)套件(DDK)加入一具新的「熱點過濾引擎」以提高model-based可制造性設(shè)計分析的速度。
模擬/混合