益華電腦(Cadence Design Systems)近日宣布兩項成功合作案例，其一為設(shè)計服務(wù)業(yè)者創(chuàng)意電子(GUC)運用Cadence Encounter數(shù)位設(shè)計實現(xiàn)系統(tǒng)(Digital Implementation System，EDI)與Cadence Litho Physical Analyzer，成功地完成了20nm系統(tǒng)晶片(SoC)測試晶片的試產(chǎn)。此外晶圓代工大廠聯(lián)電(UMC)已經(jīng)采用Cadence 「設(shè)計中(in-design)」與signoff DFM (design-for-manufacturing)流程，執(zhí)行28nm設(shè)計的實體signoff與電子變異性最佳化。
Cadence與創(chuàng)意電子兩家公司的工程師們密切合作，運用Cadence解決方案克服了設(shè)計實現(xiàn)與DFM驗證的設(shè)計挑戰(zhàn)。創(chuàng)意電子運用Cadence Encounter解決方案支援20nm布局與繞線流程中所有錯綜復(fù)雜的步驟，包括雙重曝光元件庫準(zhǔn)備、布局、時脈樹合成、保持固定(hold fixing)、繞線與繞線后最佳化。GUC 創(chuàng)意電子也運用Cadence Litho Physical Analyzer進行DFM驗證，將20nm制程變異的不確定性轉(zhuǎn)變成為可預(yù)測的影響，幫助縮短設(shè)計時程。
「我們選擇Cadence益華電腦作為開發(fā)夥伴，因為他們在先進制程的成功已經(jīng)獲得大家公認(rèn)。」GUC創(chuàng)意電子設(shè)計技術(shù)開發(fā)處處長曾智謀表示：「這個20nm SoC測試晶片在臺積公司制程上試產(chǎn)成功，就是我們密切合作以及Cadence Encounter與DFM解決方案絕佳功能的直接成果?！?BR>「隨著客戶紛紛移向20nm，他們面對著新的挑戰(zhàn)，例如雙重曝光與制程變異，大幅提高了風(fēng)險?！笴adence益華電腦晶片實現(xiàn)事業(yè)群研發(fā)資深副總裁徐季平表示：「Cadence益華電腦以我們的設(shè)計實現(xiàn)和DFM驗證工具克服了這些先進制程挑戰(zhàn)。我們與夥伴們密切合作，驗證這些新制程以降低風(fēng)險，并且讓客戶能夠滿懷信心地輕松轉(zhuǎn)移到20nm制程。」
而與聯(lián)電合作的新流程，則解決了隨機與系統(tǒng)良率問題，為客戶提供另一個通過晶圓廠驗證的28nm設(shè)計流程。這些新流程是與UMC聯(lián)華電子合作開發(fā)的，融合業(yè)界頂尖的DFM預(yù)防、分析和signoff功能，包括Cadence Litho Physical Analyzer (LPA)、Cadence Pattern Analysis、Cadence Litho Electrical Analyzer (LEA)和Cadence Chemical-Mechanical Polishing Predictor (CCP)技術(shù)。
Cadence指出，在28nm和以下制程，精準(zhǔn)地預(yù)測和自動修正DFM「熱點」以縮短達成高良率目標(biāo)所需的時間(time-to-yield)，是非常關(guān)鍵的。聯(lián)電加入頂尖晶圓廠紛紛在Cadence DFM解決方案上進行標(biāo)準(zhǔn)化的陣容，大幅提高客戶的生產(chǎn)力與良率。DFM signoff技術(shù)緊密地整合到Encounter 數(shù)位與Cadence Virtuoso? 客制/類比設(shè)計實現(xiàn)與sign-off解決方案中。
這套解決方案能為客戶提供「一次設(shè)計即正確(correct-by-design)」的功能，建立微影、CMP和布局依賴效應(yīng)之實體與參數(shù)影響的模型并加以分析，然后使設(shè)計實現(xiàn)最佳化，以紓解設(shè)計上的實體與電子變異，讓使用者能夠達到自己的量產(chǎn)前置時間(time-to-volume)目標(biāo)。
「為了達成我們的上市前置時間目標(biāo)，28nm的DFM解決方案必須提供低成本、精準(zhǔn)的晶片預(yù)測能力以及高效能?！?strong>聯(lián)電負(fù)責(zé)矽智財與設(shè)計支援的副總簡山杰表示：「經(jīng)過嚴(yán)格評估之后，Cadence DFM技術(shù)以其優(yōu)異的實體和電子DFM分析特性而雀屏中選?，F(xiàn)在，聯(lián)華電子能夠為客戶的先進制程設(shè)計提供更佳的預(yù)測和更快速的周轉(zhuǎn)時間?！?BR>「在先進制程，試產(chǎn)之前預(yù)防可能的DFM熱點與良率限制因素是非常重要的，才能夠?qū)崿F(xiàn)一次就成功(first-silicon success)與最高晶片良率?！笴adence益華電腦晶片實現(xiàn)事業(yè)群晶片Signoff與驗證副總裁Anirudh Devgan表示：「我們與UMC聯(lián)華電子緊密合作，不斷地投資于能夠強化我們在sign-off技術(shù)上領(lǐng)先地位的技術(shù)，例如為現(xiàn)在與未來制程提供具備DFM意識的設(shè)計實現(xiàn)流程?！?