[導讀]隨著智慧型手機功能最近不斷升級演化，消費者的期望值日益攀升；速度更快的多核心高時脈頻率CPU、令人震撼的3D圖形、高解析多媒體和高速寬頻，現已成為高階手機的標準配置。同時，消費者還期望手機纖薄輕盈，電池續(xù)航
隨著智慧型手機功能最近不斷升級演化，消費者的期望值日益攀升；速度更快的多核心高時脈頻率CPU、令人震撼的3D圖形、高解析多媒體和高速寬頻，現已成為高階手機的標準配置。同時，消費者還期望手機纖薄輕盈，電池續(xù)航能力至少與以前的手機持平。
對于手機廠商和設計人員來說，消費者的期望意味著行動晶片需具備優(yōu)異的性能，同時兼具低成本和低功耗。完全耗盡型絕緣上覆矽(Fully Depleted Silicon on Insulator，FD-SOI)制程技術，是滿足這些需求的最佳解決方案。
在2012年行動通訊世界大會上(Mobile World Congress)，意法愛立信執(zhí)行長Didier Lamouche證實我們的下一代 NovaThor 平臺，即NovaThorL8540的后續(xù)產品，將采用 28nm FD-SOI 制程。 FD-SOI 技術目前已經可供晶片開發(fā)使用，該技術將會使28nm制程的晶片產品在性能和功耗方面有顯著的提升。因為制程復雜程度相對較低，FD-SOI解決了制程升級、泄漏電流和可變性等問題，能夠將CMOS制程節(jié)點進一步降至28nm或28nm以下。
像FinFET技術一樣，FD-SOI最初是為20nm節(jié)點及以下開發(fā)設計，能夠突破傳統(tǒng)體效應CMOS制程升級的限制因素，例如，高泄漏電流和終端設備多樣性的難題；但是，又與FinFET技術不同，FD-SOI保留了傳統(tǒng)體效應CMOS制程的平面結構復雜度相對較低的優(yōu)點，這可加速制程開發(fā)和量產速度，降低現有設計遷移難度。
意法愛立信、意法半導體、Leti 和Soitec的技術合作，讓我們能夠在28nm技術節(jié)點發(fā)揮FD-SOI的優(yōu)勢：先進性能、具有競爭力的處理速度/泄漏電流比和最佳化能效。第一部份主要討論性能，第二部份將討論其他兩個優(yōu)勢。
在寬電壓范圍內性能領先
下圖比較了在慢制程角(SS)和環(huán)境溫度最惡劣時ARM Cortex-A9 CPU核心的一個特定關鍵通道能夠達到的最高頻率──Vdd電源電壓曲線。每條曲線代表一個特定的28nm制程：
˙28HP-LVT是用于行動設備的高性能體效應CMOS制程，瞄準高性能行動設備CPU，具有處理速度快和閘極氧化層薄的特點，因此，從可靠性看，Vdd 過驅動能力有限 (~1.0V)。
˙28LP-LVT 是一種低功耗的體效應CMOS 制程，過去用于低功耗行動應用，LP 基于柵氧化層更厚的電晶體，支援更高的過驅動電壓(高達1.3V)。
˙28FDSOI-LVT是意法半導體開發(fā)的28nm FD-SOI制程，閘極結構與28LP相似，也支援1.3V過驅動電壓。
在這三種制程中，只考慮低壓閾值(LVT)，因為處在這樣的電壓下時處理性能最高。
圖一各種28nm 制程性能比較
28nm 制程性能比較
1. 首先觀察到的是，在標稱電壓(HP＝0.9V，LP＝1.0V，FD-SOI＝1.0V)時，FD-SOI的峰值性能與HP制程相似；在Vdd電壓相同時，性能比LP高35%。
2. 此外，隨著Vdd 電壓升高，FD-SOI的性能進一步提高，而HP 制程無法承受更高的電壓，因此，前者的合成峰值性能高于后者。
3. 在工作電壓過低時，如Vdd=0.6V, LP將無法執(zhí)行或性能很低；FD-SOI與HP制程相當甚至高于HP制程，但是前者的泄漏電流和動態(tài)功耗要比后者低很多，我將在后面的內容中給予說明。
4. 相較體效應CMOS制程，FD-SOI的制程可變性低，在適合CPU處理非密集型任務的頻率(200MHz-300MHz)時，能夠支援更低的工作電壓(最低0.5V)，例如，硬體加速音/視訊播放。
因此，在寬Vdd電壓范圍(0.5V 至1.3V)內，FD-SOI的合成性能高于行動處理器專用的體效應CMOS制程，這些性能優(yōu)勢適用于提高峰值性能，或者在保證性能不變的前提下降低Vdd工作電壓，因而降低動態(tài)功耗。
具有競爭力的處理速度/泄漏電流比
前面我們探討了FD-SOI制程在性能/電壓比方面的技術優(yōu)勢，接下來，我們將分析另外兩大優(yōu)勢：具有競爭力的處理速度/泄漏電流比和最佳化能效。
FD-SOI制程不僅帶來前文所述的性能優(yōu)勢，還具有同級產品最低的泄漏電流，下圖二是前文圖示的ARM Cortex-A9 關鍵通道在85℃時典型泄漏電流與最高頻率之比。以系統(tǒng)的方法分析，當泄漏電流相同時，FD-SOI在標稱電壓(1.0V)時的執(zhí)行頻率高于標稱電壓(1.0V)時的LP制程或標稱電壓(0.9V)時的HP制程。
圖二LP、HP和FD-SOI制程的泄漏電流與處理速度比較
圖二中的淺藍色曲線代表Vdd=0.9V條件下的FD-SOI 泄漏電流/速度曲線，這意味著FD-SOI可讓我們降低標稱Vdd 電壓(對動態(tài)功耗影響巨大的參數)，同時保持與LP和HP制程相同的或更高的性能。
然后，如藍色延長虛線所示，施加在LVT FD-SOI電晶體上的正向體偏壓(注1)使其能夠達到HP可達到的性能，而在施加偏壓后，多晶矽電晶體的泄漏電流增幅與LP制程相同。該泄漏電流/速度比優(yōu)勢是28nm FD-SOI制程獨有優(yōu)勢，真正地融LP 和HP兩大制程的優(yōu)點于一身。
最佳化能效
對高階行動應用來說，良好處理性能兼出色的泄漏電流還不夠，在行動設備日常使用過程中降低不同工作模式的總功耗才是最大化電池續(xù)航能力的關鍵。圖三描述了三種不同的28nm 制程的動態(tài)功耗特性，并給出了動態(tài)功耗－最大頻率特性曲線。
圖三LP、HP和 FD-SOI動態(tài)功耗/頻率比較
從圖三中不難看出，在特定頻率時，FD-SOI的總功耗總是比其它兩項技術低很多，即便達到目標頻率所需的電源電壓略高于28nm HP。這主要因為FD-SOI技術的總功耗中泄漏電流較低。在整個電源電壓范圍和對應的性能范圍內均是如此，這充分證明，FD-SOI是能夠給行動設備帶來最高能效的解決方案。
從本文可以看出，28nm FD-SOI在對于行動運算設備極其重要的關鍵參數方面優(yōu)于現有的體效應制程，具有高性能且低功耗的優(yōu)點，因此，意法愛利信選用FD- SOI設計下一代NovaThor高性能智慧型手機和平板電腦平臺。
注1 體偏壓是在CMOS電晶體的體效應部份施加可變電壓，以提高泄漏電流為代價換取更快執(zhí)行速度(正向體偏壓)，或者以犧牲性能為代價換取更低的泄漏電流(反向體偏壓)。雖然體效應CMOS具有這項功能，但是，因為埋溝氧化層將電晶體通道與矽體效應部份(背柵效應)隔離，體偏壓的效果在FD-SOI技術上更加出色。[!--empirenews.page--]
對于手機廠商和設計人員來說，消費者的期望意味著行動晶片需具備優(yōu)異的性能，同時兼具低成本和低功耗。完全耗盡型絕緣上覆矽(Fully Depleted Silicon on Insulator，FD-SOI)制程技術，是滿足這些需求的最佳解決方案。
在2012年行動通訊世界大會上(Mobile World Congress)，意法愛立信執(zhí)行長Didier Lamouche證實我們的下一代 NovaThor 平臺，即NovaThorL8540的后續(xù)產品，將采用 28nm FD-SOI 制程。 FD-SOI 技術目前已經可供晶片開發(fā)使用，該技術將會使28nm制程的晶片產品在性能和功耗方面有顯著的提升。因為制程復雜程度相對較低，FD-SOI解決了制程升級、泄漏電流和可變性等問題，能夠將CMOS制程節(jié)點進一步降至28nm或28nm以下。
像FinFET技術一樣，FD-SOI最初是為20nm節(jié)點及以下開發(fā)設計，能夠突破傳統(tǒng)體效應CMOS制程升級的限制因素，例如，高泄漏電流和終端設備多樣性的難題；但是，又與FinFET技術不同，FD-SOI保留了傳統(tǒng)體效應CMOS制程的平面結構復雜度相對較低的優(yōu)點，這可加速制程開發(fā)和量產速度，降低現有設計遷移難度。
意法愛立信、意法半導體、Leti 和Soitec的技術合作，讓我們能夠在28nm技術節(jié)點發(fā)揮FD-SOI的優(yōu)勢：先進性能、具有競爭力的處理速度/泄漏電流比和最佳化能效。第一部份主要討論性能，第二部份將討論其他兩個優(yōu)勢。
在寬電壓范圍內性能領先
下圖比較了在慢制程角(SS)和環(huán)境溫度最惡劣時ARM Cortex-A9 CPU核心的一個特定關鍵通道能夠達到的最高頻率──Vdd電源電壓曲線。每條曲線代表一個特定的28nm制程：
˙28HP-LVT是用于行動設備的高性能體效應CMOS制程，瞄準高性能行動設備CPU，具有處理速度快和閘極氧化層薄的特點，因此，從可靠性看，Vdd 過驅動能力有限 (~1.0V)。
˙28LP-LVT 是一種低功耗的體效應CMOS 制程，過去用于低功耗行動應用，LP 基于柵氧化層更厚的電晶體，支援更高的過驅動電壓(高達1.3V)。
˙28FDSOI-LVT是意法半導體開發(fā)的28nm FD-SOI制程，閘極結構與28LP相似，也支援1.3V過驅動電壓。
在這三種制程中，只考慮低壓閾值(LVT)，因為處在這樣的電壓下時處理性能最高。
圖一各種28nm 制程性能比較
28nm 制程性能比較
1. 首先觀察到的是，在標稱電壓(HP＝0.9V，LP＝1.0V，FD-SOI＝1.0V)時，FD-SOI的峰值性能與HP制程相似；在Vdd電壓相同時，性能比LP高35%。
2. 此外，隨著Vdd 電壓升高，FD-SOI的性能進一步提高，而HP 制程無法承受更高的電壓，因此，前者的合成峰值性能高于后者。
3. 在工作電壓過低時，如Vdd=0.6V, LP將無法執(zhí)行或性能很低；FD-SOI與HP制程相當甚至高于HP制程，但是前者的泄漏電流和動態(tài)功耗要比后者低很多，我將在后面的內容中給予說明。
4. 相較體效應CMOS制程，FD-SOI的制程可變性低，在適合CPU處理非密集型任務的頻率(200MHz-300MHz)時，能夠支援更低的工作電壓(最低0.5V)，例如，硬體加速音/視訊播放。
因此，在寬Vdd電壓范圍(0.5V 至1.3V)內，FD-SOI的合成性能高于行動處理器專用的體效應CMOS制程，這些性能優(yōu)勢適用于提高峰值性能，或者在保證性能不變的前提下降低Vdd工作電壓，因而降低動態(tài)功耗。
具有競爭力的處理速度/泄漏電流比
前面我們探討了FD-SOI制程在性能/電壓比方面的技術優(yōu)勢，接下來，我們將分析另外兩大優(yōu)勢：具有競爭力的處理速度/泄漏電流比和最佳化能效。
FD-SOI制程不僅帶來前文所述的性能優(yōu)勢，還具有同級產品最低的泄漏電流，下圖二是前文圖示的ARM Cortex-A9 關鍵通道在85℃時典型泄漏電流與最高頻率之比。以系統(tǒng)的方法分析，當泄漏電流相同時，FD-SOI在標稱電壓(1.0V)時的執(zhí)行頻率高于標稱電壓(1.0V)時的LP制程或標稱電壓(0.9V)時的HP制程。
圖二LP、HP和FD-SOI制程的泄漏電流與處理速度比較
圖二中的淺藍色曲線代表Vdd=0.9V條件下的FD-SOI 泄漏電流/速度曲線，這意味著FD-SOI可讓我們降低標稱Vdd 電壓(對動態(tài)功耗影響巨大的參數)，同時保持與LP和HP制程相同的或更高的性能。
然后，如藍色延長虛線所示，施加在LVT FD-SOI電晶體上的正向體偏壓(注1)使其能夠達到HP可達到的性能，而在施加偏壓后，多晶矽電晶體的泄漏電流增幅與LP制程相同。該泄漏電流/速度比優(yōu)勢是28nm FD-SOI制程獨有優(yōu)勢，真正地融LP 和HP兩大制程的優(yōu)點于一身。
最佳化能效
對高階行動應用來說，良好處理性能兼出色的泄漏電流還不夠，在行動設備日常使用過程中降低不同工作模式的總功耗才是最大化電池續(xù)航能力的關鍵。圖三描述了三種不同的28nm 制程的動態(tài)功耗特性，并給出了動態(tài)功耗－最大頻率特性曲線。
圖三LP、HP和 FD-SOI動態(tài)功耗/頻率比較
從圖三中不難看出，在特定頻率時，FD-SOI的總功耗總是比其它兩項技術低很多，即便達到目標頻率所需的電源電壓略高于28nm HP。這主要因為FD-SOI技術的總功耗中泄漏電流較低。在整個電源電壓范圍和對應的性能范圍內均是如此，這充分證明，FD-SOI是能夠給行動設備帶來最高能效的解決方案。
從本文可以看出，28nm FD-SOI在對于行動運算設備極其重要的關鍵參數方面優(yōu)于現有的體效應制程，具有高性能且低功耗的優(yōu)點，因此，意法愛利信選用FD- SOI設計下一代NovaThor高性能智慧型手機和平板電腦平臺。
注1 體偏壓是在CMOS電晶體的體效應部份施加可變電壓，以提高泄漏電流為代價換取更快執(zhí)行速度(正向體偏壓)，或者以犧牲性能為代價換取更低的泄漏電流(反向體偏壓)。雖然體效應CMOS具有這項功能，但是，因為埋溝氧化層將電晶體通道與矽體效應部份(背柵效應)隔離，體偏壓的效果在FD-SOI技術上更加出色。[!--empirenews.page--]
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