高介電常數(shù)(High-k) 金屬閘極應(yīng)用于先進(jìn)互補(bǔ)式金氧半導(dǎo)體(CMOS) 技術(shù)的關(guān)鍵挑戰(zhàn)是什么？

高介電常數(shù)/金屬閘極(HKMG) 技術(shù)的引進(jìn)是用來解決標(biāo)準(zhǔn)SiO2/SiON 閘極介電質(zhì)縮減所存在的問題。雖然使用高介電常數(shù)介電質(zhì)能夠持續(xù)縮減等效氧化物厚度(EOT)，整合這些材料需對(duì)NMOS及PMOS 元件采用不同的金屬閘極。為了以最低臨界電壓（從而為最低功率）操作元件，NMOS元件必須使用低工作函數(shù)金屬而PMOS 元件則必須使用高工作函數(shù)金屬。即便有許多種金屬可供挑選，但其中僅有少數(shù)具有穩(wěn)定的高介電常數(shù)界面，并且大部份金屬其工作函數(shù)會(huì)隨著厚度及熱預(yù)算改變而偏移。因此，業(yè)界已在使用高介電常數(shù)/金屬閘極技術(shù)時(shí)，廣泛選用替換閘(RPG) 工藝以緊密控制金屬工作功函數(shù)以及所產(chǎn)生的元件臨界電壓。

TiN 為工作函數(shù)較高的金屬，其在高介電常數(shù)介電質(zhì)上穩(wěn)定，因而可用來當(dāng)作PMOS 的閘極。然而，對(duì)于NMOS 而言，大部份低工作函數(shù)的金屬（鋁、鈦等）在高介電常數(shù)材料上非常不穩(wěn)定，會(huì)有漏電流及可靠度的問題。迄今為止，NMOS 元件的解決方案是采用控制摻雜金屬擴(kuò)散，例如將鋁摻入閘極介電質(zhì)上的TiN 層。由于純金屬ALD 有其難度，故標(biāo)準(zhǔn)平面HKMG 技術(shù)結(jié)合ALD（HfO2、TiN、TaN）與PVD （Al、Ti） 薄膜以設(shè)定適當(dāng)?shù)脑R界電壓。厚度及熱預(yù)算必須嚴(yán)密控制以確保晶粒與晶圓有良好的可變性。隨著業(yè)界轉(zhuǎn)移到FinFET （鰭式場(chǎng)效電晶體）技術(shù)，階梯覆蓋率的需求更具挑戰(zhàn)性。純金屬 PVD 不再列入考慮。有必要引進(jìn)新的ALD 金屬以確保元件臨界電壓可設(shè)定妥當(dāng)。閘極堆疊中的ALD 金屬薄膜不僅要設(shè)定正確的工作函數(shù)，同時(shí)也要有100% 的階梯覆蓋率、低電阻率以及更重要的是，在元件內(nèi)妥善整合而沒有可靠度衰減的問題。

在高介電常數(shù)金屬閘極沉積工藝中，ALD 提供非常好的薄膜品質(zhì)。但其沉積率較低。身為設(shè)備供應(yīng)商，ASM 將如何改良沉積率？ ALD 在薄膜品質(zhì)與沉積率方面是否優(yōu)于MOCVD ？

在理想的ALD 工藝?yán)?，薄膜生長(zhǎng)完全控制于表面。前導(dǎo)物(precursor) 以脈沖方式送入反應(yīng)器時(shí)，將與所有可用的反應(yīng)位置(reactive site) 發(fā)生作用，直到反應(yīng)位置耗盡。表面若無反應(yīng)位置則將中止薄膜生長(zhǎng)。因此，ALD 薄膜生長(zhǎng)的確可一次一原子層地受到控制。這與MOCVD不同，其生長(zhǎng)主要由前導(dǎo)物之濃度與流量以及沉積工藝的溫度與壓力所控制。僅管ALD 沉積率可能慢（一般低于每個(gè)周期1 埃），但可藉由適當(dāng)?shù)姆磻?yīng)器及前導(dǎo)物遞送設(shè)計(jì)而優(yōu)化周期。隨著適當(dāng)?shù)姆磻?yīng)器設(shè)計(jì)，ALD 工藝的產(chǎn)出量確實(shí)比得上MOCVD，尤其是對(duì)于薄膜而言。對(duì)于某些薄膜，ASM 已展示高達(dá)每分鐘200 埃的單一晶圓ALD沉積率。另外，藉由新批樣及微批量工具設(shè)計(jì)，較低產(chǎn)出量的問題得以解決。然而，要注意的是，許多ALD 工藝實(shí)際運(yùn)作時(shí)，在薄膜中將有CVD 成份，理由在于脈沖式補(bǔ)充前導(dǎo)物時(shí)，反應(yīng)器內(nèi)將存在未凈化的前導(dǎo)物。這可能是因?yàn)锳LD 反應(yīng)器設(shè)計(jì)不良或?yàn)榱藰O度縮短ALD 周期所致。通常，工藝工程師會(huì)優(yōu)化ALD 工藝而混合正確的CVD與ALD成份用量，從而增加產(chǎn)出量，同時(shí)也保持優(yōu)越的階梯覆蓋率及ALD 薄膜的薄膜品質(zhì)。

反應(yīng)室(chamber) 的溫度及壓力如何影響ALD 薄膜品質(zhì)？熱壁式反應(yīng)室與冷壁式反應(yīng)室有何不同？那一種才是 ALD 設(shè)備的未來趨向？

ALD 薄膜沉積的工藝窗口較大，前導(dǎo)物劑量(precursor dose)，溫度及壓力通常受到積極控制以得到正確的薄膜品質(zhì)。反應(yīng)器壓力有助于優(yōu)化凈化時(shí)間并且確保沉積反應(yīng)器凈化妥當(dāng)。 ALD 薄膜生長(zhǎng)及品質(zhì)由前導(dǎo)物之間的反應(yīng)動(dòng)力學(xué)(kinetics of the reaction) 所決定。溫度有助于于控制反應(yīng)歷程，然而，大部份常見的ALD 制程較不受溫度影響。反應(yīng)器的溫度控制主要在于管理用于沉積制程的前導(dǎo)物分解。許多ALD 前導(dǎo)物對(duì)溫度敏感，ALD 反應(yīng)器的設(shè)計(jì)必須配合適當(dāng)處理并且遞送這些材料。

在熱壁式反應(yīng)室中，整個(gè)反應(yīng)器加熱到與晶圓晶座/基盤(wafer susceptor/chuck) 的溫度一樣。此類反應(yīng)器對(duì)于ALD 沉積來說是理想選擇，尤其是在所使用的前導(dǎo)物不易分解時(shí)。由于室壁是整個(gè)加熱，凈化效率得以提升因?yàn)榍皩?dǎo)物容易由反應(yīng)器表面釋出。在冷壁式反應(yīng)室里，晶圓是在晶座/基盤上加熱，伹反應(yīng)器的壁面保持較冷的溫度。此類反應(yīng)器在使用易分解前導(dǎo)物時(shí)有幫助，因?yàn)榍皩?dǎo)物可以不用分解直到其接觸晶圓表面。然而，冷壁式反應(yīng)器會(huì)難以凈化，尤其是在使用如H2O 或NH3 之「強(qiáng)固」式反應(yīng)物時(shí)更是如此。熱壁式及冷壁式反應(yīng)器在ALD 中都有其應(yīng)用性，但要考慮所要沉積的薄膜以及可選用的前導(dǎo)物小心作出正確的選擇。

在45納米節(jié)點(diǎn)中，人們開始用HfO2 作為閘極介電材料。在更先進(jìn)的節(jié)點(diǎn)中，是否有采用任何新的氧化物材料？設(shè)備的新挑戰(zhàn)又是什么？

HfO2 已是用于數(shù)代HKMG 技術(shù)的標(biāo)準(zhǔn)高介電常閘極介電質(zhì)。大部份先進(jìn)HKMG 元件的關(guān)鍵挑戰(zhàn)在于高介電常數(shù)閘極介電質(zhì)的持續(xù)縮減。 HfO2 在最新的技術(shù)節(jié)點(diǎn)已漸次縮減到大約12 至15 埃。由于這只代表少數(shù)單層介電材料，進(jìn)一步物理縮減已不可行，閘極介電質(zhì)在不遠(yuǎn)的未來將必須改用更高介電常數(shù)的替代物。然而，由于過去十年對(duì)于HfO2 已有許多整合上的學(xué)習(xí)(learning)，轉(zhuǎn)用完全不同的材料系統(tǒng)不是易事。最明顯的過度是以較高介電常數(shù)摻雜基質(zhì)HfO2 以增強(qiáng)總介電質(zhì)堆疊的縮減性，同時(shí)改善漏電流及可靠度的效能。由于堆疊總EOT 有許多是由HfO2 底下SiO2 界面層的較低介電常數(shù)值所決定，故以較高介電常數(shù)材料摻雜此界面層還在努力中。本方法對(duì)于減少EOT 是最有前途的方法，但就整合觀點(diǎn)而言也最麻煩。 SiO2 界面廣為人所熟悉，去除或修改此界面一直都會(huì)導(dǎo)致遷移率減退以及元件可靠度降低。

若上述方式證實(shí)無法成功，閘極介電質(zhì)的物理縮減將削弱，并且產(chǎn)業(yè)界將被迫移往新架構(gòu)，如閘極遍布架構(gòu)(gate all around structure) 或更高遷移率的基底，如鍺(Ge) 和砷化銦鎵(InGaAs)，用以持續(xù)改良半導(dǎo)體元件的效能。