近些年來，隨著集成電路制造工藝和制造技術(shù)的發(fā)展，SRAM存儲芯片在整個SoC芯片面積中所占比例越來越大，而SRAM的功耗也成為整個SoC芯片的主要部分。同時，CPU的工作頻率逐年提高，從1999年的1．2 GHz增長到2010年的3．4 GHz。而且，這一趨勢還在進一步加強。CPU工作頻率的增加對SRAM的工作頻率提出很高的要求。

針對以上，提出位線循環(huán)充電(CRSRAM)SRAM結(jié)構(gòu)，它主要是通過降低位線電壓的擺幅來降低功耗。采用雙模式自定時電路(DMST)則主要是根據(jù)讀寫周期的不同來產(chǎn)生不同的時序信號，從而提高讀寫速度?；诓煌琒RAM存儲陣列結(jié)構(gòu)，雖然這種技術(shù)能有效地改善SRAM的功耗和速度，但它們卻從來沒有被有效地結(jié)合在一起。

本文的主要內(nèi)容就是設(shè)計并仿真基于位線循環(huán)充電SRAM結(jié)構(gòu)的雙模式自定時電路(DMST CRSRAM)，并將其仿真結(jié)果與傳統(tǒng)結(jié)構(gòu)相比較，由此可以看出這兩種結(jié)構(gòu)在速度和功耗方面的優(yōu)勢。

1 多級位線位SRAM結(jié)構(gòu)及工作原理

如圖1所示，多級位線SRAM(HBLSA-SRAM)的主要原理是利用兩級位線和局部靈敏放大器來使主位線寫入周期中的，BL和BLB上的電壓擺幅是一個很小值，而通過局部靈敏放大器將這個電壓放大為VDD到0的大擺幅信號輸入到局部位線上。這樣，位線的電壓擺幅減少，而且VDD到O的大擺幅寫入保證了足夠的寫裕度。

HBLSA-SRAM不僅可以降低位線的電壓擺幅，還可以有效地減小位線的電容負載。位線的負載電容很大程度上取決于位線上連接的MOS管數(shù)量。如圖1所示，在每一個Group中有M個存儲單元，而一共有N個Group，所以總共有M×N個存儲單元。對于一個傳統(tǒng)的SRAM結(jié)構(gòu)有如此的容量，那么其位線上一共會接M×N個MOS管。但對于HBLSA-SRAM來說，將連接到主位線和局部位線的MOS管加在一起也不過N+M+5個。其中，對于主位線一共連接N個MOS管，而局部位線一共連接M+5個MOS管，M為M個存儲單元的傳輸管，有1個來自與主位線連接的MOS管，另外4個來自局部的靈敏放大器。所以，不但位線擺幅顯著下降，而且位線電容負載也下降了。