簡介

SoC設(shè)計也面臨著一系列的難題和挑戰(zhàn)，其中出現(xiàn)的最大挑戰(zhàn)之一是硬核IP模塊集成和驗證。隨著技術(shù)的擴展，設(shè)計并集成IP模塊變得越來越難。在深亞微米技術(shù)設(shè)計中，IR壓降往往會對功能性造成顯著的影響。

本文介紹了一種新的IR壓降方法，使用這種方法可以帶來非常穩(wěn)健的內(nèi)部電網(wǎng)結(jié)構(gòu)。憑借強大的設(shè)計技術(shù)，該IR壓降方法能帶來出色的硅結(jié)果，單端口高速RAM上的8Kx72切口最低電壓可低至0.52V。

存儲器基本架構(gòu)

存儲器通常包含四個基本模塊——控制器、解碼器、陣列比特單元和輸入/輸出端。大部分吸收較多電流的大型驅(qū)動器都被置于輸入/輸出端、解碼器和控制模塊中。因此，為使各模塊正常運作，我們需要確保每個驅(qū)動器有足夠的電壓來保證正常運行。

存儲器基本模塊圖圖1：存儲器基本模塊圖

圖字：陣列；解碼器；陣列；輸入/輸出端；控制器；輸入/輸出端

系統(tǒng)芯片存儲器的連接指南

1.一般方法

一般地，存儲器所有者會以電網(wǎng)的捆扎頻率的形式向設(shè)計電源連接的SoC設(shè)計人員提供所有電源軌的指導(dǎo)大綱。捆扎頻率定義了給定電源線上的兩個連續(xù)金屬帶（一般在頂端金屬）之間的距離。在建造電網(wǎng)時按照捆扎指導(dǎo)大綱操作，可確保幾乎所有驅(qū)動器可獲得足夠的工作電壓，實現(xiàn)良好的性能。

在圖2中，M4的供電軌是垂直的，應(yīng)與水平的M5相連接。目標(biāo)存儲器中存在著多個電源域，如VSSA、VDDP、VSS和VDDA等等。

圖2：系統(tǒng)芯片的電源連接結(jié)構(gòu)圖
圖字：要求每個電源網(wǎng)的金屬5捆扎頻率為50微米；系統(tǒng)芯片級金屬5；存儲器級金屬4；VIA4將金屬5與金屬4相連接

將捆扎頻率作為唯一決定因素會導(dǎo)致的問題

假設(shè)對于某項特定的技術(shù)，規(guī)定了一個50um的捆扎頻率。也就是說，每隔50um就應(yīng)當(dāng)重復(fù)電源線以確保恰當(dāng)?shù)墓δ芎洼敵?。在這種情況下，只有一個電源線的驅(qū)動（VDD、VSS）是受IR壓降影響最嚴(yán)重的，因此這些裝置可能會出現(xiàn)異常行為。

在圖3中，分頻器3和分頻器1只分到一根VDD/VSS電源線，因此可能無法獲得足夠的電壓來確保正常的運作。此處，分頻器2有多個電源線，因而可以正常運行。

在單塊存儲器中，僅僅使用strapping技術(shù)也許足以確保正常的運行。然而，對于多組架構(gòu)的儲存器或較長、較寬的存儲器而言，僅僅使用strapping技術(shù)是不足以實現(xiàn)IR壓降要求的。因此，在這種情況下，除了strapping之外，我們還需要使用其他方法來幫助我們實現(xiàn)IR的壓降目標(biāo)。

圖3：長型存儲器的電源連接
圖字：分頻器1；分頻器2；分頻器3；M5上的Vdd導(dǎo)軌；M5上的VSS導(dǎo)軌；M4上的VDD/VSS

2.建議方法

為了使這些器件（分頻器）能夠正常運作，應(yīng)當(dāng)引入偏移量的概念，并且應(yīng)當(dāng)在整個存儲器編譯器進行IR壓降分析，包括所有可能的組合（如冗余、源偏置、DVFS和BIST等等）。下面將對以上概念進行詳細說明。此處偏移量被定義為頂層金屬的第一電源線和內(nèi)存實例頂部之間的距離；或頂層金屬的最后一跟電源線和內(nèi)存實例底部之間的距離。因此，在制作存儲器電網(wǎng)時，同時利用偏移量和strapping的概念可以改善IR的壓降水平。

圖4：20微米偏移量的電源連接

選擇合適的偏移值

按照規(guī)定，偏移值應(yīng)該總是比捆扎頻率要少得多。這樣的偏移值可以確保某個給定內(nèi)存塊中的所有分頻器都能有一個以上的電源線，從而獲得足夠的正常運行所需的電壓。

下面討論的一種方法可以用來為某個給定的存儲器選擇正確的捆扎頻率和偏移值。

如何確定捆扎頻率

情況1：連續(xù)的控制電源/接地導(dǎo)軌。

第1步：對各種捆扎頻率進行IR壓降分析，直到IR壓降在IO區(qū)停止。應(yīng)將該頻率作為SFIO.

第2步：繼續(xù)分析IR壓降直到IR壓降在管制區(qū)內(nèi)停止。應(yīng)將該頻率作為SFCO.

第3步：實際捆扎頻率= SF =最小值（SFIO，SFCO）。

情況2：非連續(xù)的控制電源/接地導(dǎo)軌。

第1步：對各種捆扎頻率進行IR壓降分析，直到IR壓降在IO區(qū)無法繼續(xù)。應(yīng)將該頻率作為SFIO.

第2步：繼續(xù)該分析直到IR壓降在管制區(qū)內(nèi)停止。其中，電源strapping線在控制區(qū)以外運行，到達不連續(xù)的存儲器電源線的末端，以找到控制區(qū)捆扎頻率的最大可能值。應(yīng)將該頻率作為SFCO.

第3步：實際捆扎頻率= SF =最小值（SFIO，SFCO）。

找出偏移值

情況1：如果SFIO SFCO

SFIO/4被作為分析的初始偏移值，按照上面的第3步確定捆扎頻率。再一次用該偏移值和上述步驟中計算出的捆扎頻率分析IR壓降。

a.如果IR壓降過高，則通過少量增加偏移值重復(fù)進行IR分析。重復(fù)執(zhí)行此過程直到IR壓降停止（即IR壓降超出目標(biāo)限制）。選擇此IR壓降恰好達到目標(biāo)上限時的偏移值。如果IR壓降在SFIO/4過高，至少針對（SFIO/4-5）、（SFIO/4-10）和（SFIO/4-15）進行分析，以確保降低IR壓降，并且不會再惡化。這樣獲得的值將是最后的偏移值。應(yīng)將偏移值作為OS.

b.如果IR壓降停止，則通過少量降低偏移量重復(fù)執(zhí)行IR分析。重復(fù)此操作，直到IR壓降達到目標(biāo)值。應(yīng)將該值作為OS.

如果SFIO/4 > SFCO/2，則必須確保在IR壓降到達值SFCO/2之前，IR壓降分析會持續(xù)進行。另外還必須確保IR壓降在達到該值之前不會停止。如果IR壓降在任何大于SFCO/2的偏移值上停止，那么最近的一個大于SFCO/2的偏移值應(yīng)為最終偏移值。

例如，假設(shè)針對某項特定的技術(shù)，捆扎頻率被定為50um，而偏移值則被定為10um.

我們運用下面的演算法來確定給定捆扎頻率的正確偏移量范圍。

圖5：使用演算法尋找最佳偏移值。

圖字：捆扎頻率= N，假設(shè)的偏移= OS = N；目標(biāo)IR壓降= IR；執(zhí)行IR壓降；IR壓降= IR（N）；最終IR = IR（N）；最有效的偏移= O1；停止

按照上述針對各種捆扎頻率的算法，我們得到一張IR壓降偏移值之間的關(guān)系圖，類似于圖6所示的內(nèi)容。最小IR對應(yīng)的偏移量即為最佳偏移值。

圖6：給定捆扎頻率上IR與偏移頻率的關(guān)系圖。

圖字：最佳偏移量；偏移量（um）

圖7：使用偏移量和捆扎頻率的電源連接。

如圖7所示，分頻器1、分頻器2和分頻器3都會接收多個電源線，由此獲得合適的工作電壓。

最差I(lǐng)R壓降的分析

讓我們考慮兩種情況的分析，具體條件如下：

功率IR壓降的分析條件

Pbcs30V132V132T150

輸出負載：400ff

輸入轉(zhuǎn)換：200ps

最大切換，所有輸出切換

地址和數(shù)據(jù)輸入的最大轉(zhuǎn)換

寄生參數(shù)：Cmin（最大R，最小C）

供應(yīng)網(wǎng)RC，只有信號RC網(wǎng)

標(biāo)簽偏移量（從底部開始）：10um、15um、20um

標(biāo)簽頻率：50um

1.只限定捆扎頻率-對于每個電源供應(yīng)（VDDA/VDDP/VSSA/VSS），都必須嚴(yán)格遵守捆扎頻率為50微米。

不帶偏移量時MBLK CM8的IR結(jié)果

2.同時限定捆扎頻率和偏移量-在這種情況下，我們會既考慮偏移量又考慮捆扎頻率，而不是只考慮捆扎頻率。偏移值必須小于捆扎頻率。

我們通過改變M5帶的偏移值做了幾個實驗，得到了以下結(jié)果。很明顯，相對于沒有偏移量的實驗，IR壓降下降了20-30％。偏移值應(yīng)同時用于頂部線和底部線。

即使在僅使用捆扎頻率就能滿足IR壓降指標(biāo)的情況下，在使用捆扎頻率的同時使用偏移量的概念作為補充，可以顯著節(jié)省電網(wǎng)線路（針對同樣的IR指標(biāo)）的數(shù)量。

帶偏移量時MBLK CM8的IR結(jié)果

注意事項

1.上述IR壓降的數(shù)據(jù)適用有功電流

2. Vdd的通過標(biāo)準(zhǔn)為5％（下降+上升）

3.電壓降值單位為毫伏。

本文小結(jié)

正如上述圖表所示，相對于那些沒有使用偏移值的實驗，在使用偏差值的實驗中IR得到了明顯的改善，IR壓降改善了大約20-30％。將偏移值概念用于系統(tǒng)芯片存儲器的連接，能夠極大地改進IR壓降水平，同時也改善了硅結(jié)果。這項用于將存儲器連接至系統(tǒng)芯片的方案（同時運用偏移值和strapping），也可以應(yīng)用于其他硬宏，如閃存和其他模擬模塊。

對于給定的IR壓降目標(biāo)，相對于僅僅使用strapping，偏移量與strapping的結(jié)合使用還能夠節(jié)省大量的電網(wǎng)線路。上述概念已被用于各種實時設(shè)計，硅結(jié)果表明最小壓降值（Vmin）有了明顯的進步。

參考文獻

1.《國際半導(dǎo)體技術(shù)藍圖》半導(dǎo)體產(chǎn)業(yè)協(xié)會，2005年。

2.《Gigascale系統(tǒng)級芯片（GSoC）的全球互聯(lián)建?！?，作者Zarkesh-Ha P.，提交給佐治亞理工學(xué)院學(xué)術(shù)學(xué)院的博士論文，2001年2月。