在家制作高質(zhì)量雙面PCB板的全過(guò)程

如果你能夠以低價(jià)格獲得商業(yè)制作的印刷電路板，為什么還要自己去做呢？一個(gè)原因是，你可能需要花1至4周的時(shí)間才能拿到板子。對(duì)于搭建原型機(jī)來(lái)說(shuō)，這可能是一個(gè)主要的障礙。每次設(shè)計(jì)反復(fù)因而可能花一個(gè)月甚至更長(zhǎng)的時(shí)

基于CPLD的全幀型CCD圖像傳感器驅(qū)動(dòng)系統(tǒng)設(shè)計(jì)

0 引 言 電荷耦合器件(Charge Coupled Devices，CCD)是20世紀(jì)70年代初發(fā)展起來(lái)的新型半導(dǎo)體集成光電器件。作為一種新型的MOS器件，與普通MOS器件相比，具有集成度更高、功耗更低、設(shè)計(jì)更簡(jiǎn)單、制造工序更少等優(yōu)

Multisim10單片機(jī)在數(shù)字電路中的應(yīng)用

摘要： 文章通過(guò)一個(gè)計(jì)數(shù)器的具體實(shí)例，利用Multisim10中的MCU模塊進(jìn)行單片機(jī)的協(xié)同仿真完成所需功能。0　引言單片機(jī)體積小，質(zhì)量輕，具有很強(qiáng)的靈活性，而且價(jià)格也不高，從而得到越來(lái)越廣泛的應(yīng)用。其中以In2ter公司

加速度信號(hào)調(diào)理電路設(shè)計(jì)及仿真

摘要：基于高沖擊環(huán)境試驗(yàn)中對(duì)瞬態(tài)加速度信號(hào)的高精度測(cè)試需求，采用存儲(chǔ)測(cè)試的方法設(shè)計(jì)了加速度存儲(chǔ)測(cè)試儀。由于壓電式傳感器具有靈敏度高、量程大、較高固有頻率、耐沖擊等優(yōu)點(diǎn)，所以使用其作為傳感元件，設(shè)計(jì)了電

基于CPLD和ISA總線的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

摘要：介紹一種基于復(fù)雜可編程邏輯器件(CPLD)的數(shù)據(jù)采集系統(tǒng)，并給出詳細(xì)的設(shè)計(jì)方案。計(jì)算機(jī)通過(guò)ISA總線實(shí)現(xiàn)與數(shù)據(jù)采集系統(tǒng)的指令和數(shù)據(jù)傳輸。通過(guò)VHDL編程實(shí)現(xiàn)CPLD對(duì)12位串行模數(shù)轉(zhuǎn)換器ADS7816的控制。最后，給出該

基于CPLD的并口數(shù)據(jù)的采集和存儲(chǔ)

摘 要：提出了一種利用CPLD實(shí)現(xiàn)雷達(dá)并口數(shù)據(jù)的采集和存儲(chǔ)的方案。采用單片CPLD完成了以往需要大量外圍器件來(lái)完成的雷達(dá)并口數(shù)據(jù)收發(fā)及存儲(chǔ)功能，有效地減少了印制板上功能模塊的面積，減少了系統(tǒng)體積，提高了設(shè)計(jì)效率

解析FPGA設(shè)計(jì)流程及其布線資源

FPGA/CPLD的設(shè)計(jì)流程 1、電路設(shè)計(jì)與輸入 電路設(shè)計(jì)與輸入是指通過(guò)某些規(guī)范的描述方式，將工程師電路構(gòu)思輸入給EDA工具。常用的設(shè)計(jì)方法有硬件描述語(yǔ)言（HDL）和原理圖設(shè)計(jì)輸入方法等。原理圖設(shè)計(jì)輸入法在早期應(yīng)用得比

基于FPGA的三相函數(shù)信號(hào)發(fā)生器設(shè)計(jì)

摘要：基于FPGA的三相函數(shù)信號(hào)發(fā)生器以DDS為核心，在Altera公司CycloneⅡ系列EP2C8T144C8上實(shí)現(xiàn)正弦波、方波、三角波和鋸齒波信號(hào)的產(chǎn)生，利用單片機(jī)PICl8F4550控制波形的頻率及相位差。同時(shí)單片機(jī)通過(guò)DAC0832控制波

LIBERO IDE 8.6版本（Actel）

愛(ài)特公司 (Actel Corporation) 宣布推出Libero® 集成開(kāi)發(fā)環(huán)境 (IDE) 8.6版本，繼續(xù)領(lǐng)跑低功耗設(shè)計(jì)領(lǐng)域。最新版本的Libero IDE為設(shè)計(jì)人員提供了數(shù)項(xiàng)全新功能，包括使用SmartPower工具和布局布線后 (post-layout)

高速差分信號(hào)線布線規(guī)則

詳解如何利用FPGA與SRAM設(shè)計(jì)大容量數(shù)據(jù)存儲(chǔ)

　1 前言　針對(duì)FPGA中內(nèi)部BlockRAM有限的缺點(diǎn)，提出了將FPGA與外部SRAM相結(jié)合來(lái)改進(jìn)設(shè)計(jì)的方法，并給出了部分VHDL程序?！　? 硬件設(shè)計(jì)　　這里將主要討論以Xilinx公司的FPGA(XC2S600E-6fg456)和ISSI公司的SRAM(IS6

基于FPGA的PCI接口控制器的設(shè)計(jì)與實(shí)現(xiàn)

pci總線是高速同步總線,采用高度綜合優(yōu)化的總線結(jié)構(gòu),目前廣泛應(yīng)用于各種計(jì)算機(jī)系統(tǒng)中,總線以32位（或64位）數(shù)據(jù)總線、33mhz（或66mhz）的時(shí)鐘頻率操作,具有很高的數(shù)據(jù)傳輸速率。 目前開(kāi)發(fā)pci接口大體有兩種方案,一

基于LEON3處理器和Speed協(xié)處理器的復(fù)雜SoC設(shè)計(jì)

　　前言　　隨著科技的發(fā)展，信號(hào)處理系統(tǒng)不僅要求多功能、高性能，而且要求信號(hào)處理系統(tǒng)的開(kāi)發(fā)、生產(chǎn)周期短，可編程式專用處理器無(wú)疑是實(shí)現(xiàn)此目的的最好途徑?？删幊虒Ｓ锰幚砥骺煞譃樗神詈鲜?協(xié)處理器方式，即MCU

FPGA和ARM的Profibus-DP主站通信平臺(tái)設(shè)計(jì)

摘要：提出一個(gè)使用FPGA和ARM微控制器實(shí)現(xiàn)Profibus-DP主站(1類)通信平臺(tái)的解決方案；解析了Profibus-DP通信協(xié)議，重點(diǎn)是令牌輪轉(zhuǎn)協(xié)議；給出了該主站通信平臺(tái)的系統(tǒng)構(gòu)建。該通信平臺(tái)可以獨(dú)立實(shí)現(xiàn)Profibus-DP主站(1類)

集成ARM 處理器和可編程資源的FPGA（Actel）

愛(ài)特公司(Actel Corporation)宣布推出世界首個(gè)智能型混合信號(hào)FPGA器件SmartFusion™，該產(chǎn)品現(xiàn)正投入批量生產(chǎn)。SmartFusion器件帶有Actel經(jīng)過(guò)驗(yàn)證的FPGA架構(gòu)，該架構(gòu)包括基于ARM® Cortex™-M3硬核處理