基于PLD的納秒級(jí)脈沖發(fā)生器

隨著電子技術(shù)的迅速發(fā)展，高速信號(hào)觸發(fā)源已經(jīng)廣泛應(yīng)用于通訊、雷達(dá)等各種電子系統(tǒng)的測試和精確控制中。這就要求有一個(gè)穩(wěn)定性好、納秒上升沿、可控的脈沖發(fā)生器。但是，國內(nèi)至今還沒有合乎這些要求的商用脈沖發(fā)生器。即使在國際上普遍使用的加拿大生產(chǎn)的AVI-N型脈沖發(fā)生器也存在著幅度小、重復(fù)率低、易損壞等缺點(diǎn)。針對(duì)此現(xiàn)狀，設(shè)計(jì)一款高速脈沖信號(hào)發(fā)生器是非常有意義的。可編程邏輯器件(PLD)經(jīng)歷了PAL，GAL，CPLD和FPGA幾個(gè)發(fā)展階段，技術(shù)日趨成熟。采用VHDL語言對(duì)PLD進(jìn)行編程設(shè)計(jì)具有更改靈活、調(diào)試方便、操作性強(qiáng)、系統(tǒng)可靠性高等眾多優(yōu)點(diǎn)，并有利于硬件設(shè)計(jì)的保護(hù)，防止他人對(duì)電路的分析、仿照。因此，利用PLD器件為核心構(gòu)造高速脈沖信號(hào)發(fā)生器是一種有效的方法。

基于FPGA的CAN總線控制器設(shè)計(jì)

摘要：使用Verilog HDL硬件描述語言完成了對(duì)CAN總線控制器的設(shè)計(jì)，能夠?qū)崿F(xiàn)符合CAN2．0A協(xié)議的所有功能。本總線控制器的外部接口采用Altera公司開發(fā)的Avalon總線接口，增強(qiáng)了控制器的應(yīng)用靈活性。本設(shè)計(jì)使用Modelsim

基于FPGA和TFT彩屏液晶的便攜示波器設(shè)計(jì)

摘要：設(shè)計(jì)了以FPGA為核心采集模塊，以單片機(jī)為顯示控制核心，以TFT彩屏液晶為顯示器件的便攜數(shù)字存儲(chǔ)示波器。通過異步FIFO實(shí)現(xiàn)了FPGA中高速數(shù)據(jù)流與單片機(jī)處理速度之間的速率匹配。以三總線結(jié)構(gòu)以及控制信號(hào)的握手協(xié)

使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器

介紹了SDRAM的特點(diǎn)和工作原理，提出了一種基于FPGA的SDRAM控制器的設(shè)計(jì)方法，使用該方法實(shí)現(xiàn)的控制器可非常方便地對(duì)SDRAM進(jìn)行控制。

開源PCB設(shè)計(jì)成電子設(shè)計(jì)領(lǐng)域一大趨勢

電子設(shè)計(jì)領(lǐng)域的一大趨勢是開源硬件及其配套的開源原理圖和PCB布局圖的使用。使用開源硬件及其配套資源意味著工程師可以方便地使用現(xiàn)有設(shè)計(jì)方案，從而提高效率并縮短產(chǎn)品上市時(shí)間。隨著工程師更加深入地了解傳統(tǒng)PCB與

電壓空間矢量研究及Matlab仿真

近年來，電機(jī)的空間矢量理論被引入到逆變器及其控制中，形成和發(fā)展了空間矢量PWM(SVPWM)控制思想。其原理就是利用逆變器各橋臂開關(guān)控制信號(hào)的不同組合，使逆變器輸出電壓空間矢量的運(yùn)行軌跡盡可能接近圓形?？?/p>

ASIC初創(chuàng)公司遭遇寒冬 被FPGA取代趨勢明顯?

市場調(diào)研公司Gartner最近表示：因受全球金融危機(jī)影響，2009年FPGA(現(xiàn)場可編程門陣列)取代ASIC(專用集成電路)的趨勢愈加明顯，目前ASIC初創(chuàng)設(shè)計(jì)公司和FPGA初創(chuàng)設(shè)計(jì)公司的比例為30：1。Gartner表示，考慮到很多公司因受

基于FPGA的載波調(diào)制系統(tǒng)

電力線載波(PLC)通信作為電力系統(tǒng)特有的通信方式，廣泛用于電力系統(tǒng)的調(diào)度通信、生產(chǎn)指揮、行政業(yè)務(wù)通信以及其他各種信息的傳輸。隨著數(shù)字通信技術(shù)的發(fā)展，采用電力線上網(wǎng)、進(jìn)行多媒體通信也具有寬闊的前景，電力線載波通信已經(jīng)成為當(dāng)今研究熱點(diǎn)之一。

基于FPGA的FFT處理器設(shè)計(jì)

采用VHDL設(shè)計(jì)的全數(shù)字鎖相環(huán)電路設(shè)計(jì)

摘要:敘述了全數(shù)字鎖相環(huán)的工作原理,提出了應(yīng)用VHDL 技術(shù)設(shè)計(jì)全數(shù)字鎖相環(huán)的方法,并用復(fù)雜可編程邏輯器件CPLD 予以實(shí)現(xiàn),給出了系統(tǒng)主要模塊的設(shè)計(jì)過程和仿真結(jié)果。0 　引言全數(shù)字鎖相環(huán)(DPLL) 由于避免了模擬鎖相環(huán)存

AES加密算法的一種優(yōu)化的FPGA實(shí)現(xiàn)方法

本文介紹AES加密算法的一種FPGA實(shí)現(xiàn)的方法以及對(duì)其加密速度的優(yōu)化處理技巧。

基于FPGA的數(shù)字解擴(kuò)解調(diào)模塊設(shè)計(jì)及實(shí)現(xiàn)

1引 言擴(kuò)頻通信系統(tǒng)是將基帶信號(hào)的頻譜擴(kuò)展到很寬的頻帶上，然后進(jìn)行傳輸，通過增大頻帶寬度來提高信噪比的一種系統(tǒng)。由于擴(kuò)頻系統(tǒng)具有抗干擾能力強(qiáng)、保密性高、截獲概率低、多址復(fù)用和任意選址等優(yōu)點(diǎn)，在移動(dòng)通信等

一種基于頻率/電流轉(zhuǎn)換的4～20 mA電路設(shè)計(jì)

摘要：探討了3種實(shí)現(xiàn)4～20 mA電路的方案，比較了其優(yōu)缺點(diǎn);重點(diǎn)介紹了利用LM331實(shí)現(xiàn)頻率/電壓轉(zhuǎn)換;再利用運(yùn)放和三極管構(gòu)成恒流電路，將電壓轉(zhuǎn)換成電流;實(shí)現(xiàn)4～20 mA輸出的頻率/電流轉(zhuǎn)換的工作原理，并且給出了具體器件

基于FPGA流水線結(jié)構(gòu)并行FFT的設(shè)計(jì)與實(shí)現(xiàn)

離散傅里葉變換DFT在通信、控制、信號(hào)處理、圖像處理、生物信息學(xué)、計(jì)算物理、應(yīng)用數(shù)學(xué)等領(lǐng)域中有著廣泛的應(yīng)用。FFT算法是作為DFT快速算法提出的，它將長序列的DFT分解為短序列的DFT，大大減少了運(yùn)算量。FFT的FPGA實(shí)

Cadence發(fā)布業(yè)界首款已通過產(chǎn)品流片驗(yàn)證的Xcelium并行仿真平臺(tái)

楷登電子(美國 Cadence 公司)今日發(fā)布業(yè)界首款已通過產(chǎn)品流片的第三代并行仿真平臺(tái)Xcelium™ ?；诙嗪瞬⑿羞\(yùn)算技術(shù)，Xcelium™ 可以顯著縮短片上系統(tǒng)(SoC)面市時(shí)間。較Cadence上一代仿真平臺(tái)，Xcelium™ 單核版本性能平均可提高2倍，多核版本性能平均可提高5倍以上。Cadence®Xcelium仿真平臺(tái)已經(jīng)在移動(dòng)、圖像、服務(wù)器、消費(fèi)電子、物聯(lián)網(wǎng)(IoT)和汽車等多個(gè)領(lǐng)域的早期用戶中得到了成功應(yīng)用，并通過產(chǎn)品流片驗(yàn)證。如需了解更多內(nèi)容，請(qǐng)參考www.cadence.com/go/xcelium。