3.1低壓窄脈沖源設計

脈沖信號源的整體設計包括脈沖信號的產生模塊設計、脈沖信號等效延時模塊設計，脈沖信號放大、發(fā)送模塊的設計。

3.1.1脈沖信號產生

脈沖的寬度通過計數(shù)器的方式來進行控制，一個上升沿啟動一個D觸發(fā)器產生一個從低到高的電平變化，該電平變化作為脈沖的上升沿，同時用該高電平啟動一個計數(shù)器計數(shù)，計數(shù)時鐘的周期為Δt。計數(shù)值輸出端作為一個比較器的一個輸入，比較器的另一個輸入端被預置一個計數(shù)次數(shù)N，N的大小決定脈沖寬度，當計數(shù)器的輸出與N值相同時，比較器輸出一個狀態(tài)信號將D觸發(fā)器清零，此時一個脈寬為N*Δt的脈沖信號已經產生。如圖4一1所示。

從脈沖產生電路可知，POSEDGE信號通過D觸發(fā)器產生脈沖信號的前沿，同時該前沿使能一個8位寬度的二進制計數(shù)器，計數(shù)器的輸出與預設寬度數(shù)值做比 較，當達到預設寬度時，比較器輸出端產生的上升沿信號觸發(fā)另一個D觸發(fā)器產生一個高電平信號(脈沖狀態(tài)信號)，該高電平信號將前面的D觸發(fā)器清零，即輸出 了脈沖信號的下降沿。PULs一ST是一個復位信號，高電平有效，即在產生脈沖以后需要將計數(shù)器和狀態(tài)信號清掉，以便為下次脈沖產生做準備。可以看到，復位信號必須要和第2個D觸發(fā)器的輸出端進行相與后才能工作，也就是說復位信號必須在脈沖完成之后才有效。

從上面兩個仿真圖可以觀察出，產生出來的脈沖寬度都超過了設定值，產生了誤差，可以看到誤差，主要是因為在POSEDGE信號上升沿時，計數(shù)脈沖信號過了半個周期才到，因此該誤差剛好為半個周期計數(shù)脈沖的時間，即為2.5ns，該誤差就是我們常說的±1誤差。在實際測量中，脈沖信號的前沿是最關心的部分，因此寬度的不準確性對于測量不會造成影響。

3.1.2脈沖信號延時

前面已經討論過，在時基為100ns/div時，剛好達到ADC的最大采樣極限(250MsPs)，當時基進入更快檔位時，如果要進行正常的顯示就需要更多的數(shù)據(jù)。通過兩種辦法可以實現(xiàn)：軟件插值和等效采樣。采用軟件插值的方式會導致脈沖信號沿失真，影響測量準確度，在這里采用順序時間等效采樣，即將采樣信號與脈沖信號做相對延時，相對延時的時間△t越小，等效采樣率越大，經過多次采樣后，得到顯示所需要的數(shù)據(jù)。為了保證波形刷新率，等效采樣率隨時基可變，即時基不同時，相對延時的時間△t也不同。與此同時，在進行順序等效的時候，時基越小，需要的等效延時的次數(shù)越多，即顯示單次波形需要采樣的次數(shù)越多。

表4一1給出了在不同時基情況下的相對延時的時間△t、采樣次數(shù)和等效采樣率。

3.1.2.1脈沖延時原理

FPGA內部的PLL資源具有時鐘信號的相位偏移的功能，假如PLL的輸入為250M的時鐘信號，通過180度的相移后，輸出時鐘信號被反相，相當于將時鐘信號向前或向后移動了2ns，如果脈沖信號的上升沿和PLL的輸入時鐘信號的相對位置不變，則分別利用變換前后的時鐘信號作為采樣時鐘，采樣率即被等效成了500MSPS.同理如果通過步進為72度的相移后，可以達到1.25G的等效采樣率。

其它幾種情況也可以推算出來。實際上，F(xiàn)PGA內部的鎖相環(huán)資源很有限，只有兩個PLL，并且PLL控制器內部時鐘相位移位是一次設定成功的，即具有一次性的功能如果要修改，就必須從新編譯、下載，因此不能通過PLL來實現(xiàn)延時的控制。經過多次實驗和論證，采用了一種類似游標卡尺的方法實現(xiàn)了步進延時的作用。

游標卡尺是由毫米分度值的主尺和一段能滑動的游標副尺構成，它能夠把mm位下一位的估讀數(shù)較準確地讀出來，因而具有非常高的測量準確度，目前其讀數(shù)準確度有0.1mm、0.05mm和0.02mm三種。以0.02mm的測量準確度為例，游標副尺上有50個分格，它和主尺上的49個分格的總長度相等，一般主尺上每一分格的長度為1mm，游標上每一個分格的長度為0.98mm，則有50*0.98=49，主尺上每一分格與游標上每一分格的差值為1/50(mm)。當游標尺的零刻線與主尺上的零刻線對齊時，此時只有游標尺上的第50條刻線與主尺上的第49條對齊，其它均不對齊。主尺和游標尺上對應的一等份差值(0.02mm)，是游標卡尺的最小讀數(shù)，即游標卡尺的分度值叫精確度，它體現(xiàn)了測量的準確程度，游標卡尺正是利用主尺和游標尺上每一小格之差，來達到提高精確度的目的，這種方法叫示差法。

游標卡尺上的刻度都是等間隔的刻度，與數(shù)字信號里面的時鐘信號非常相似，可以把兩個周期時鐘信號當作游標卡尺的刻度來使用。由于在時域反射測量模式下，最大等效采樣為5GSPS，即最小步進為0.2ns，因此將0.2ns定義為這兩個時鐘信號的周期差。如果以250M的時鐘信號作為主尺刻度，則游標時鐘信號的周期為4ns﹣0.2ns=3.8ns，對應大約263M的時鐘信號。這樣每隔20個4ns的周期就會對應大約21個3.8ns的周期信號。由于263M的時鐘信號必須通過PLL來實現(xiàn)，而PLL又要實現(xiàn)250M的信號，且263M的時鐘信號通過單個PLL的內部鎖相功能基本無法實現(xiàn)，且在FPGA內部運行250M以上的信號，計數(shù)上容易產生錯誤。

經過多次實驗，將50M的時鐘信號作為主尺，則游標的周期為19.8ns，對應了約為50.5M的時鐘信號，用這兩個時鐘信號做比較非常合適。因為50M的時鐘信號和250M的時鐘信號成倍數(shù)關系，所以50M的時鐘信號的前沿相對于25OM的時鐘信號基本上是不變的。如果做與50M的時鐘信號的相對延時，實際上也就是與250M時鐘信號的相對延時。

3.1.2.2脈沖延時實現(xiàn)

為了實現(xiàn)最小0.2ns的時間延時，理論上應該將采樣點相后移動0.2ns的間隔，前面已經討論過該方法基本行不通。我們知道，移位是相對的，即被采樣信號位置不變，而將采樣時鐘向后移動，與將被采樣信號向前移動，而采樣時鐘保持不變，這兩種方法在結果上都是一樣的。50M的時鐘信號和50.5M的時鐘信號。兩者周期相差0.2ns左右，由于50M的周期為20ns，即有20ns*99=19.8ns*100，表示這兩個時鐘信號每隔1.980us上升沿對齊一次，對齊之后，每經過一個小的時鐘以后，50.5M的時鐘信號上升沿比對應的50M的時鐘信號上升沿向前移動0.2ns，依此類推，經過N個時鐘以后，50.5M的時鐘信號上升沿比對應50M的時鐘信號上升沿向前移動0.2ns*N的距離。如圖4一4所示。

從圖4.4可以看出，如果將50M的時鐘信號作為采樣時鐘，將50.5M的時鐘信號作為被采樣信號，由于被采樣信號的重復性，將依次采集到的點數(shù)做順序拼合，則相當于對被采樣信號進行間隔為0.2ns的采樣。在此種情況之下所用的采樣率為50M，而SOM的時鐘信號與250M的時鐘信號成倍數(shù)關系，如果利用250M的時鐘用做采樣時鐘的話，則經過連續(xù)20次的采樣后，將采集到的數(shù)據(jù)依次進行拼合后，達到了SG的等效采樣率，剛好對應了屏幕上sns的時基。同理可以利用上面的方法，依次在1、3、5……17、19這10個脈沖處產生被采樣信號，即可實現(xiàn)0.4ns的采樣間隔，在10ns/div時基下達到2.5GSPS的等效采樣。

為了完成順序延時的目的，必須確定50M和50.5M的時鐘信號在什么時候才能同相對齊，通過圖今4可以看到，當兩時鐘信號對齊以后，根據(jù)兩者的周期差的原理，50M的時鐘信號的1號位置的上升沿必定對應了50.5M時鐘信號的高電平，而在同相對齊之前的一個時鐘，即50M時鐘信號的98號位置的上升沿必定對應50.5M時鐘信號的低電平。根據(jù)這一推理，可以利用D觸發(fā)器的原理，將50M時鐘信號作為觸發(fā)時鐘信號，將50.5M時鐘信號作為被觸發(fā)信號，則當兩時鐘信號剛好達到同相對齊時，D觸發(fā)器的輸出端從低電平變成高電平;當兩時鐘信號剛好達到反相對齊時，D觸發(fā)器的輸出端則從高電平變成低電平。D觸發(fā)器輸出呈周期變化，周期T=20ns*99=1.980us，約為50OKHz的周期信號。該設計方法形同一個振蕩電路，兩時鐘信號是振蕩源。OSC_OUT作為振蕩輸出信號，上升沿表示同相對齊，下降沿表示反相對齊。設計結構和時序仿真結果如圖4-5和4-6所示。

從圖4一6可以看到，振蕩輸出信號的周期為1.9781us，與前面計算結果基本保持一致

確定兩個時鐘信號的同相對齊點后，即可以實現(xiàn)步進延時的目的。由圖4-4己知，要實現(xiàn)0.2ns的延時，就可以在對齊之后，通過對50.5M時鐘信號進行計數(shù)，計數(shù)值為N，即被延時了0.2*N的時間間隔。為此可將圖4-5中的D觸發(fā)器的輸出端作為計數(shù)器的使能控制信號，當D觸發(fā)器的輸出端由低電平向高電平變化時，計數(shù)器開始對50.5M的時鐘信號計數(shù)，計數(shù)輸出結果與預設次數(shù)做比較，當相等時，則表示達到預設的延時效果，此時比較器的輸出狀態(tài)即可被認為是輸出脈沖信號的上升沿。脈沖延時控制電路如圖4一7所示。

在圖4-7中，比較器的輸出端POSEDGE對應了圖4-1脈沖產生電路中的D觸發(fā)器的輸入信號，從D觸發(fā)器輸出端即可產生時域反射測量所需的脈沖信號。圖4-8、4-9給出了脈沖延時控制電路產生的0.2ns和2ns延時情況下的仿真時序圖。[!--empirenews.page--]

從圖4-8中可以看到，當設定延時DELAY_NUM為1時，50M的時鐘信號與250M的時鐘信號對齊，而50.5M的時鐘信號和比較器的輸出端POSEDGE對齊，25OM時鐘信號的上升沿與POSEDGE的上升沿相差0.2ns的間隔(虛線間隔為1ns)。在圖4-9中，當設定延時DELAY_NUM為10時，50M的時鐘信號與25OM的時鐘信號對齊，50.5M的時鐘信號和比較器的輸出端POSEDGE對齊，25OM時鐘信號的上升沿與POSEDGE的上升沿相差2ns的間隔。因此通過軟件修改DELAY_NUM的大小，就可以產生不同的延時的脈沖信號。

在表4-1中已經介紹過，在不同時基情況下，延時時間△t各不相同，最小延時間隔為0.2ns(5ns/div)，最大延時間隔為2ns(50ns/div)，因此隨著時基的變化，延時間隔和采樣次數(shù)都相應會不同。表4-2給出了在不同時基下延時間隔的設定。

3.1.3脈沖信號放大和分離

3.1.3.1脈沖信號放大

從FPGA的I/O口送出的脈沖信號，如果直接送到被測電纜上，測量效果必定會很差，首先因為FPGA的I/O引腳輸出電流不大，導致驅動能力(帶載)不足，同時由于FPGA的供電電壓為+3.3V，則使I/O口的輸出脈沖幅度最大只有+3.3V，如此小的電壓幅度以及低的帶載能力，被送到電纜后，由于電纜損耗的原因，觀測到的反射脈沖幅度可能會很小，影響測量準確度。為了改善以上不足之處，就必須對脈沖信號進行放大處理，以增強脈沖信號的帶負載能力，同時提高脈沖信號輸出幅度。

對脈沖信號的放大必須要保證脈沖信號的完整性，不能將脈沖信號放大后，輸出的脈沖信號與輸入信號相比發(fā)生了較大的失真，比如上升沿特性變差等。為此本設計選用了TI公司寬帶高速運放OPA691，該運放具有以下優(yōu)良特性：

靈活的電源供電范圍：﹢5V~+12V(單電源)、±2.5V~±6V(雙電源)。

單位增益下的帶寬(Bandwidth)為：280MHz(G=l)

高輸出電流：190mA

輸出電壓范圍：±4.0V

高壓擺率(slew rate)：2100V/us

低電源電流：5.lmA

關斷模式下電流：150uA

利用OPA691設計的脈沖信號放大電路如圖4一10所示。

從電路圖中可以看到，對脈沖信號的放大并不是采用常規(guī)放大器電路中所采用的，利用反饋電阻與前置電阻的倍數(shù)關系來設定放大增益(Gain)，而是直接通過類似比較器的原理。因為正向輸入端的信號外矩形脈沖信號，上升沿比較陡，即從低到高變化的時間很短，如果將放大器的反相輸入端設定成一個固定電平，比如+5V，則當正向輸入端的信號幅度小于+5V時，放大器的輸出端輸出低電平信號;當正向輸入端的信號幅度大于+0.5V時，放大器的輸出端輸出高電平信號。

由于本系統(tǒng)要求的脈沖幅度不能太小，而采用單電源供電的話，最大輸出幅度也不會超過+4V，所以采用了±5V的供電方案，這樣根據(jù)器件特性，從放大器的輸出端輸出的脈沖信號幅度在士4左右，即低電平時為-4V，高電平時為+4V.利用TEK的100M示波器進行實際測量，當產生脈寬為500ns的脈沖信號時，輸入脈沖信號幅度在3.2V左右，經過放大器放大以后，輸出脈沖從-4V到+4V跳變，即幅度保持在SV左右，滿足設計要求。

在放大電路中，放大器的使能信號EN，可以用來控制放大器的工作。如果在示波器模式下，放大器被禁止工作，EN引腳被拉低;當進入了時域反射測量模式下，放大器就必須開始工作，EN引腳必須置高。放大器的使能引腳的使能電壓要求最小在+3.3V以上，關斷電壓不超過+l.8V.FPGA的I/O為LVTTL電平信號，輸出最高電壓只在3.3V，并不能直接去驅動EN引腳，因此必須做電平轉換。經過使能信號在FPGA內部做一次反輸出后，利用普通三極管再做一次電平變換，即完成了對放大器的控制。

3.1.3.2脈沖信號分離

脈沖測量信號產生以后，就可以用作電纜測試。脈沖信號的送出也比較關鍵，它涉及到對脈沖信號反射波的測量?？紤]到本設計對于時域反射的測量是利用雙通道來實現(xiàn)的，因此必定需要對脈沖信號的分離。在微波掃頻測量中，最常用的信號分離器件是：定向禍合器、駐波比電橋和功率分配器[24].寬頻帶高方向性定向禍合器是微波掃頻測量系統(tǒng)中傳統(tǒng)使用的信號分離器，近年來也出現(xiàn)了寬帶駐波比電橋在掃頻測量中顯示了很大的優(yōu)越性，而寬帶功率分配器用于掃頻衰減測量也有不少優(yōu)點，得到了日益廣泛的應用。

寬帶高方向性定向禍合器是微波技術應用中最廣泛的元件之一，其種類很多，設計各異，圖4-11介紹了一種利用高頻變壓器禍合的平衡電路[25l，其原理也類似一個定向耦合器。

當脈沖信號施加到變壓器Tl上以后，此時脈沖通過脈沖變壓器Tl的原邊Ll在其副邊L2、L3上產生大小相同極性相反的電壓脈沖，分別加到被測線路和內部阻抗平衡電路。如內部平衡電路阻抗與被測電路波阻抗相近，則在發(fā)射脈沖的作用下，在L4、L5上產生一個大小相近，極性相反的電流信號，L6收到的信號極弱，達到了壓縮發(fā)射脈沖的目的。而當線路上反射脈沖到來時，在L3與L5上產生的電壓大小相等，方向相反，回路電壓代數(shù)和為O，內部平衡電路不起作用，反射脈沖電壓通過T2的線圈以全部變換到L6上，加到信號接收電路。該方法將發(fā)射信號抵消掉，而保留了反射信號。

駐波比電橋利用的是電阻惠斯頓電橋技術，在駐波測量中它能完成與定向耦合器相同的功能。因為它本身就是一個反射計，有方向性，故又稱反射計電橋或定向電橋，其基本電路如圖4-12所示。與平衡電橋的情況相反，現(xiàn)在采用的是失衡電橋，由失衡輸出的大小來確定駐波比。

寬帶電阻功率分配器有兩種基本形式：兩電阻分配器和三電阻分配器，他們都是在傳輸線內串聯(lián)純電阻構成的，如圖4-13所示。在掃頻衰減測量中，經常采用兩電阻寬帶功率分配器作為信號分離器，其特點是頻帶極寬，等效輸出駐波比小，

而在一般等分功率時采用三電阻分配器更好。

采用高頻變壓器禍合主要是便于發(fā)射的平衡處理，另外可以起到電氣絕緣保護的目的。但采用高頻變壓器禍合方式對高頻磁環(huán)要求很高，同時脈沖饋送效率比較低，典型的變壓器平衡方式將會有一半的能量消耗在平衡電路上。本設計的脈沖信號幅度最大也只有8V，如果經過禍合以后，幅度必定會受到影響，同時該高頻變壓器禍合器在設計和結構上并不容易實現(xiàn)。采用駐波比電橋的方式，主要是為了測量反射系數(shù)，對于確定反射脈沖什么時候反射回發(fā)射端沒有任何意義。

本設計中采用了交流藕合、繼電器開關控制的功率分配方式，其結構與駐波比電橋相類似，但是測量方式和測量內容明顯不同。電路結構如圖4-14所示。

因為時域反射儀是嵌入在示波器功能之上的，在示波器模式下，要求時域反射部分電路不能干擾到示波器電路的正常測量，因此必須由開關將這兩部分電路分離開。在這里采用的是干簧管(磁繼電器)作為開關器件，具有很高的耐壓特性。開關觸點在開路狀態(tài)下的擊穿電壓最小為250V(直流)，控制端與信號傳輸基本保持絕緣的狀態(tài)，兩者之間的擊穿電壓最小為l000V(直流)，因此完全不

影響脈沖信號的發(fā)送。三電阻主要起到平衡和阻抗匹配的作用，使輸出阻抗保持在50Ω左右;兩個電容起到隔直通交的作用，可將脈沖信號中直流成分去除，使脈沖信號保持在0電平之上。