眾所周知，臺積電的2nm工藝將采用差分晶體管設計。該設計被稱為多橋溝道場效應(MBCFET)晶體管，它是對先前FinFET設計的補充。

9月25日,據(jù)報道，臺灣半導體制造公司(TSMC)在2nm半導體制造節(jié)點的研發(fā)方面取得了重要突破：臺積電有望在2023年中期進入2nm工藝的試生產(chǎn)階段，并于一年后開始批量生產(chǎn)。

臺積電第一次作出將 MBCFET 設計用于其晶體管而不是交由晶圓代工廠的決定。三星于去年 4 月宣布了其 3nm 制造工藝的設計，該公司的 MBCFET 設計是對 2017 年與 IBM 共同開發(fā)和推出的 GAAFET 晶體管的改進。三星的 MBCFET 與 GAAFET 相比，前者使用納米線。這增加了可用于傳導的表面積，更重要的是，它允許設計人員在不增加橫向表面積的情況下向晶體管添加更多的柵極。

了解到，臺積電預計其 2 納米工藝芯片的良率在 2023 年將達到驚人的 90%。若事實如此，那么該晶圓廠將能夠很好地完善其制造工藝，并輕松地于 2024 年實現(xiàn)量產(chǎn)。三星在發(fā)布 MBCFET 時表示，預計 3nm 晶體管的功耗將分別比 7nm 設計降低 30% 和 45% 并將性能提高 30%。

目前，臺積電的最新制造工藝是其第一代5納米工藝，該工藝將用于為iPhone 12等設備構建處理器。