作者：曹旭榮，方延奮，王業(yè)清 (愛(ài)德萬(wàn)測(cè)試（中國(guó)）管理有限公司)

摘要：隨著SerDes芯片集成度，復(fù)雜度，傳輸速率的不斷提高，傳統(tǒng)的自動(dòng)化測(cè)試系統(tǒng)已經(jīng)無(wú)法滿足SerDes測(cè)試速率需求。為解決該測(cè)試難題，通過(guò)Nautilus UDI方案的導(dǎo)入，成功得實(shí)現(xiàn)了32 Gbps SerDes在93000平臺(tái)上量產(chǎn)測(cè)試。本文將介紹Nautilus UDI方案是如何實(shí)現(xiàn)高速SerDes測(cè)試的,包括UDI結(jié)構(gòu),輸入時(shí)鐘設(shè)計(jì)，Load board設(shè)計(jì)，socket選型等多個(gè)測(cè)試環(huán)節(jié)。

0 引言

隨著信息通信技術(shù)的發(fā)展，對(duì)數(shù)據(jù)傳輸?shù)乃俾?、效率要求越?lái)越高，傳統(tǒng)并行接口的速度已經(jīng)達(dá)到一個(gè)瓶頸，速度更快的串行接口是技術(shù)發(fā)展趨勢(shì)。于是原本用于光纖通信的SerDes技術(shù)成為了高速串行接口的主流。

SerDes自動(dòng)化測(cè)試受制于測(cè)試系統(tǒng)傳輸速率限制及硬件設(shè)計(jì)，導(dǎo)致SerDes測(cè)試遠(yuǎn)遠(yuǎn)落后SerDes芯片的發(fā)展。愛(ài)德萬(wàn)經(jīng)過(guò)多年的研發(fā)及高速IO測(cè)試經(jīng)驗(yàn)的積累，基于93000平臺(tái)研發(fā)出了一套完善的,最高速率支持到32.8 Gbps測(cè)試方案（Nautilus UDI），彌補(bǔ)了16G-32.8 Gbps SERDES高速IO自動(dòng)化測(cè)試的空白。如圖1：93000平臺(tái)提供了支持最高速率速率為9 Gbps, 16 Gbps, 32.8 Gbps多種傳速速率SerDes測(cè)試方案。

圖1：93000 0-32G傳速速率測(cè)試方案

1 SerDes

SerDes是英文Serialize (串行器)/De-Serialize (解串器) 的簡(jiǎn)稱。它是一種主流的時(shí)分多路復(fù)用(TDM)、點(diǎn)對(duì)點(diǎn)(P2P)的串行通信技術(shù)。即在發(fā)送端多路低速并行信號(hào)被轉(zhuǎn)換成高速串行信號(hào)，經(jīng)過(guò)傳輸媒體(光纜或銅線)，最后在接收端高速串行信號(hào)重新轉(zhuǎn)換成低速并行信號(hào)[1]。日常見(jiàn)到的消費(fèi)類電子產(chǎn)品中的PCIE、SATA等接口即是SerDes技術(shù)的應(yīng)用案例。
SerDes主要由PLL組成時(shí)鐘模塊, 控制模塊，發(fā)射器和接收器組成（如圖2所示）。為了解決測(cè)試難題及降低測(cè)試成本，如今的SerDes還添加了偽隨機(jī)碼（PRBS）產(chǎn)生器, 偽隨機(jī)碼（PRBS）檢驗(yàn)器和環(huán)回路徑等模塊輔助測(cè)試。

圖2：SerDes結(jié)構(gòu)

2 SerDes測(cè)試

SerDes測(cè)試主要分BIST測(cè)試和high speed I/O測(cè)試。BIST測(cè)試主要依賴于芯片內(nèi)部的測(cè)試模塊，測(cè)試芯片功能是否正常，其主要特點(diǎn)是測(cè)試效率高，成本低，對(duì)load board等硬件制作要求低，但無(wú)法測(cè)試芯片的特性，測(cè)試覆蓋率相對(duì)較低，并且無(wú)法失效定位。而High speed I/O測(cè)試基本可以滿足所有SerDes測(cè)試需求，測(cè)試覆蓋率高，但是對(duì)于硬件制作要求高，測(cè)試成本高。

SerDes High speed I/O 依據(jù)測(cè)試模塊可分成接收器測(cè)試和發(fā)送器測(cè)試兩大部分。接收器性能指標(biāo)主要有：靈敏度測(cè)試，抖動(dòng)容忍度測(cè)試，skew測(cè)試，阻抗測(cè)試等。發(fā)送器性能指標(biāo)主要有：輸出幅度測(cè)試，眼高，眼寬測(cè)試，上升下降時(shí)間測(cè)試，抖動(dòng)測(cè)試（TJ，RJ/DJ）,眼圖測(cè)試，共模電壓測(cè)試，skew測(cè)試，阻抗測(cè)試等[2]。

3 Nautilus UDI方案

Nautilus UDI（下面我們簡(jiǎn)稱UDI）方案如圖3所示，93000發(fā)送4路8 Gbps信號(hào)至UDI，經(jīng)UDI內(nèi)部MUX合成成1路32 Gbps信號(hào)至芯片，結(jié)合芯片內(nèi)部偽隨機(jī)碼檢驗(yàn)器實(shí)現(xiàn)接收器測(cè)試。芯片內(nèi)部發(fā)射器發(fā)送32 Gbps 信號(hào)，通過(guò)DEMUX分解成4路8 Gbps信號(hào)后，被93000采樣測(cè)試分析，實(shí)現(xiàn)了發(fā)射器測(cè)試。借助芯片parallel loop back模型[3]，在實(shí)際的量產(chǎn)中我們通常以環(huán)回眼圖測(cè)試來(lái)覆蓋接收器和發(fā)送器。UDI測(cè)試速率為16G~32.8 Gbps (未來(lái)最高速率可達(dá)64 Gbps) ，能夠支持最多16組接收器和發(fā)射器測(cè)試。

圖3：UDI測(cè)試方案模型

3．1 Nautilus UDI工作原理

UDI主要由MUX和DEMUX 2部分電路組成。MUX內(nèi)置1個(gè)4：1多路復(fù)用器（如圖4所示），通過(guò)RX_CLK（4 Ghz）x2倍頻時(shí)鐘控制第一級(jí)2：1復(fù)用器，實(shí)現(xiàn)AC, BD合成，經(jīng)過(guò)X4倍頻時(shí)鐘控制第二級(jí)2：1復(fù)用器后轉(zhuǎn)換成ABCD。再通過(guò)一個(gè)輸出幅度（0～1200mV）可調(diào)的放大器及10db衰減器作為輸出(0~260mV)，滿足了測(cè)試接收器靈敏度功能及精度需求。RX_CLK除了提供復(fù)用器觸發(fā)時(shí)鐘外，通過(guò)在RX_CLK上增加抖動(dòng)的方式來(lái)實(shí)現(xiàn)在輸出信號(hào)上添加抖動(dòng)，從而達(dá)到測(cè)試接收器容忍度的目的。DEMUX結(jié)構(gòu)和MUX近似，內(nèi)置1個(gè)1：4多路解復(fù)用器，并且在DEMUX前增加了一個(gè)無(wú)源的均衡器，使因路徑插損造成畸變的信號(hào)更平坦，降低因路徑造成的碼間干擾。

圖4：MUX和DEMUX結(jié)構(gòu)

3．2芯片輸入時(shí)鐘

SerDes對(duì)于參考時(shí)鐘有較高的要求，輸入時(shí)鐘的RJ會(huì)被SerDes混入，導(dǎo)致測(cè)試不穩(wěn)定，無(wú)法測(cè)試出芯片真正的Jitter, 因此需要使用高精度時(shí)鐘模塊。使用PSSL板卡的通道作為參考時(shí)鐘，其RJ為1ps, 由于RJ過(guò)大導(dǎo)致芯片內(nèi)眼圖散點(diǎn)太多如圖5所示，測(cè)試不穩(wěn)定。為此我們選用了一個(gè)標(biāo)準(zhǔn)化模塊Jitter Attenuator Module（簡(jiǎn)稱JAM），通過(guò)A93000對(duì)其可編程控制，實(shí)現(xiàn)了不同頻率時(shí)鐘輸入降噪處理，經(jīng)過(guò)JAM后，時(shí)鐘的RJ被降低到了233fs（如圖6），掃描的眼圖沒(méi)有散點(diǎn)（如圖7），保證了測(cè)試穩(wěn)定性。

圖5:RJ=1ps系統(tǒng)時(shí)鐘條件下，PLB眼圖

圖6: JAM輸出時(shí)鐘相位噪聲指標(biāo)

圖7: 使用JAM作系統(tǒng)時(shí)鐘PLB眼圖

3.3 Load Board 設(shè)計(jì)

SerDes高速IO接口測(cè)試，對(duì)發(fā)射和接收管腳外圍電路的信號(hào)完整性要求是很高的，稍有不慎，就會(huì)導(dǎo)致測(cè)試結(jié)果出現(xiàn)巨大誤差。對(duì)于SI規(guī)則我們提出了以下幾點(diǎn)：

1）對(duì)于TX,RX全鏈路（包含過(guò)孔）的TDR要求是單端阻抗50Ω±5Ω,差分阻抗要求100Ω±10Ω。

2）需要考慮封裝因素，做到以lane間的衰減相等代替原先只考慮Load board的走線的等長(zhǎng)。

3）對(duì)于Load Board的材質(zhì)，盡量使用介電常數(shù)小的材質(zhì)，如Roger,Megtron6,Necole等，介電常數(shù)越小，線損衰減也越小[4]。

4）全鏈路采用高速布線的要求（線寬，間距需滿足一定比例，信號(hào)包地處理等）。

5）Load board設(shè)計(jì)完成之后必須使用“3D”仿真，以滿足S21>-3db@15GHz;S21>-6db@30GHz的要求。

3.4 Socket選擇

Socket也是測(cè)試過(guò)中比較重要的部分，主要有pogo pin和導(dǎo)電膠2種材質(zhì)，Pogo pin的socket耐用性好，高低溫差異不大，適合量產(chǎn)使用。導(dǎo)電膠 socket 由于加工工藝特性，信號(hào)衰減小，適合高頻測(cè)試，但是由于其不耐磨，無(wú)法滿足大批量生產(chǎn)的需要，所以只適合特性測(cè)試。

4測(cè)試結(jié)果

應(yīng)用UDI的方案我們對(duì)32 Gbps SerDes芯片進(jìn)行了PRBS15 Loopback測(cè)試，UDI測(cè)試的眼寬眼高分別為19ps,270mV(圖9)，和DCA量測(cè)結(jié)果(圖9)基本保持一致。

圖8：UDI眼圖SHMOO掃描

圖9：DCA 實(shí)測(cè)結(jié)果

5 結(jié)論

Nautilus UDI方案提供是一套實(shí)現(xiàn)高速I/O接口特性測(cè)試及量產(chǎn)測(cè)試自動(dòng)化的完善方案，一經(jīng)推出即得到許多國(guó)內(nèi)外客戶的認(rèn)可，并且與國(guó)內(nèi)某知名半導(dǎo)體公司合作，實(shí)現(xiàn)了多個(gè)25～32G Bps SerDes芯片的穩(wěn)定量產(chǎn)，相信未來(lái)能夠幫助更多還在為高速SerDes測(cè)試而困擾的客戶解決高速I/0測(cè)試這個(gè)難題。

參考文獻(xiàn)：

[1] SERDES百度文庫(kù)．201-07-17[引用日期2016-12-26]
[2] 劉瀟驍,SerDes電路的可測(cè)性集成設(shè)計(jì)與機(jī)臺(tái)測(cè)試，《國(guó)防科學(xué)技術(shù)大學(xué)》,2013
[3] D. Keezer, D. Minier, P. Ducharme and A. Majid, “An Electronic Module for 12.8 Gbps Multiplexing and Loopback Test,” IEEE International Test Conference 2008.
[4] Eric Bogatin. Signal and Power Integrity - Simplified, Second Edition. Upper Saddle River, New Jersey: Prentice Hall. 2009. ISBN978-0-13-234979-6.