本次設(shè)計(jì)中高速數(shù)據(jù)采集板的技術(shù)指標(biāo)如下：a)垂直分辨率12bit;b)雙通道同時(shí)工作交替采樣，單通道采樣率為500MSPS;c)有效分辨率位數(shù)大于等于10bits;d)信噪比SNR>62dB。該采集板系統(tǒng)的主要器件有ADC芯片，時(shí)鐘芯片和通道上的模擬放大器和濾波器。

　　通過對性能指標(biāo)的綜合分析，我們選擇ADS5463為我們的ADC芯片，AD9517-3為時(shí)鐘芯片。數(shù)據(jù)采集板中遇到的阻抗匹配問題主要集中在這兩個(gè)芯片上。

　　ADS5463的采樣率為500MSPS，垂直分辨率為12bits，有效分辨位數(shù)為10.5bits。ADS5463的時(shí)鐘信號輸入幅值范圍很寬，輸入的時(shí)鐘信號峰峰值最大可達(dá)到3伏。ADS5463的信噪比和時(shí)鐘信號的幅度、共模電壓的大小、溫度以及供電電壓的紋波等因素有關(guān)。其中時(shí)鐘信號的幅度對信噪比影響較大，時(shí)鐘信號的峰峰值越高信噪比越高。數(shù)據(jù)輸出的格式為LVDS電平。

　　AD9517為可編程的12通道的時(shí)鐘產(chǎn)生器。AD9517內(nèi)置有2GHz的VCO，可產(chǎn)生最高800MHz的LVDS時(shí)鐘信號以及1.6GHz的LVPECL時(shí)鐘信號。通過對寄存器的設(shè)置可以產(chǎn)生不同電平標(biāo)準(zhǔn)以及不同頻率的時(shí)鐘輸出信號。

　　為了盡量增大ADS5463的信噪比，AD9517的輸出時(shí)鐘采用LVPECL電平。LVPECL的信號擺幅為800mV，輸出阻抗很低，因此它有很強(qiáng)的驅(qū)動(dòng)能力。ADS5463的輸出為LVDS電平、AD9517的輸出為LVPECL電平，二者均為差分信號。為了控制差分線的阻抗并且找到一個(gè)良好的端接方案，下面引出差分阻抗的定義。

　　差分線的阻抗

　　對于FR4材料的邊緣耦合微帶線，差分阻抗近似為：

　　式中，Zdiff表示差分阻抗，單位為Ω;Z0表示未耦合時(shí)的單端特性阻抗;s表示信號線邊沿的間距，單位是mil;h表示信號線與返回路徑平面間的介質(zhì)厚度;FR4介質(zhì)的介電常數(shù)決定了式中的兩個(gè)系數(shù)0.48、0.96。

　　對于FR4材料的邊緣耦合帶狀線，差分阻抗近似為：

　　式中，F(xiàn)R4介質(zhì)的介電常數(shù)決定了式中的兩個(gè)系數(shù)0.37、2.9，b表示平面間總的介質(zhì)厚度，其余同公式(1)。

　　傳輸線中，導(dǎo)線引起的總衰減為：

　　式中，Len表示傳輸線的長度，單位為in;Z0表示傳輸線的特征阻抗，單位為Ω;w表示線寬，單位為mil;f表示正弦波頻率分量，單位為GHz;Acond表示導(dǎo)線引起的總的衰減，單位是dB;36這個(gè)參數(shù)和FR4介質(zhì)的介質(zhì)耗散因子tan(δ)有關(guān)，F(xiàn)R4的介質(zhì)耗散因子tan(δ)為0.02。傳輸線的阻抗匹配和端接

　　為了使AD采集系統(tǒng)滿足設(shè)計(jì)指標(biāo)，借助HyperLynx仿真軟件的輔助，完成對ADS5463采集系統(tǒng)的板級仿真，減小甚至消除因?yàn)樽杩共黄ヅ浠蛘叨私渝e(cuò)誤而帶來的振鈴，使AD采集系統(tǒng)可以正常工作在指定的頻率(500MHz)。并應(yīng)用上文的公式(1)(2)(3)對實(shí)驗(yàn)結(jié)果進(jìn)行計(jì)算和分析。

　　高速數(shù)字采集板的信號完整性驗(yàn)證板的疊層結(jié)構(gòu)如圖1所示。

　　圖1 驗(yàn)證板的疊層結(jié)構(gòu)

　　為了使多層印制板在正常工作時(shí)能夠滿足電磁兼容和敏感度標(biāo)準(zhǔn)，在進(jìn)行多層印制板的分層及堆疊設(shè)計(jì)時(shí)應(yīng)該從信號的返回路徑及電源和地層的阻抗這兩個(gè)方面考慮。

　　對于多層板中的傳輸線，驅(qū)動(dòng)器受到的阻抗主要由信號路徑和與之最近的平面構(gòu)成的阻抗決定的，而與實(shí)際連接在驅(qū)動(dòng)器返回端的平面無關(guān)。對于高速數(shù)字板而言，信號線的良好端接變的很重要。我們希望驅(qū)動(dòng)器受到的阻抗是可以控制的，這樣易于在設(shè)計(jì)時(shí)對信號線進(jìn)行良好的端接。為了滿足阻抗可控的要求，在設(shè)計(jì)高速數(shù)字板時(shí)要求布線層應(yīng)安排與映像平面層相鄰，重要的信號線應(yīng)該緊鄰地層。這里的映像平面層指的是電源層和地層，即信號的返回路徑應(yīng)該是電源層或者地層。板上的信號層InnerSignal1遵循上述設(shè)計(jì)原則。InnerSignal1與GND1和VCC1兩個(gè)映像平面層相鄰，形成了帶狀線結(jié)構(gòu)，在設(shè)計(jì)時(shí)方便通過控制介質(zhì)的厚度和走線寬度來控制傳輸線的特征阻抗。

　　除了信號的返回路徑，電源和地阻抗也是在分層時(shí)要考慮的一個(gè)因素。為了減小地彈和軌道塌陷，在設(shè)計(jì)時(shí)應(yīng)該盡量的減少電源和地之間的感性阻抗。為了盡可能的減少電源和地之間的感性阻抗，要求電源平面和地平面相鄰并且盡可能的靠近。FPGA的核電壓布在VCC2電源層。板上的電源層VCC2和GND層相鄰并且介質(zhì)厚度僅為5mil，這將使VCC2和GND之間的感抗較小。

　　驗(yàn)證板上的器件為：AD9517時(shí)鐘芯片一片用于給ADS5463提供時(shí)鐘，ADS5463一片用于數(shù)據(jù)采集，兩片F(xiàn)PGA為Altera公司的StratixII系列的EP2S60用于接收和處理AD采集后的數(shù)據(jù)，LT1764五片用于提供板上的電源。

　　首先對ADS5463的時(shí)鐘線進(jìn)行分析。為了使ADS5463有一個(gè)較高的信噪比，AD9517的輸出時(shí)鐘設(shè)為LVPECL電平。驗(yàn)證板上由AD9517到ADS5463的時(shí)鐘線布局如圖2所示。

　　圖2 時(shí)鐘線的PCB布局圖

　　對時(shí)鐘信號采用交流耦合并聯(lián)端接的方式。圖2中的R517為并聯(lián)端接電阻，阻值為100Ω。C523和C522為交流耦合隔直電容，容值為0.1nF，C523和C522的存在將使ADS5463的時(shí)鐘信號以ADS5463自帶的2.5V參考電平作為共模電壓。R515和R516為零，在本設(shè)計(jì)中不起作用。由于LVPECL輸出為射隨輸出結(jié)構(gòu)，故需要兩個(gè)電阻拉到一個(gè)直流偏置電壓。電阻R513和R514用來提供偏置電壓，電阻值為200Ω。時(shí)鐘線clk-、clk+布局在頂層，為一對邊緣耦合微帶線。微帶線clk-、clk+的結(jié)構(gòu)為：s=4mil，h=5mil、Z0=62.72Ω，介質(zhì)為FR4。由式(1)可計(jì)算得Zdiff=99.03Ω。顯然，傳輸線的特征阻抗和端接電阻R517的阻值相差很小，時(shí)鐘信號存在極輕微的反射。利用HyperLynx仿真軟件對時(shí)鐘線clk-、clk+進(jìn)行仿真。ADS5463的時(shí)鐘輸入端接收到的時(shí)鐘信號的眼圖如圖3所示。

　　圖3中六邊形的部分和矩形的邊框?yàn)檠蹐D的測試模板，其他部分為接收端的眼圖。對于LVPECL電平而言，噪聲容限為200mV。輸出電壓典型值為800mV，最大閾值電壓為300mV。ADS5463的上升時(shí)間和下降時(shí)間的典型值為500ps(注：這里的上升時(shí)間和下降時(shí)間指的是上升沿和下降的20%到80%這一段長度所占用的時(shí)間)。根據(jù)這些參數(shù)我們設(shè)定用于眼圖測試的模板。用于眼圖測試的模板是圖3中的六邊形。

　　圖3 時(shí)鐘信號的眼圖

　　仿真的結(jié)果顯示：眼圖的寬度為1ns，眼圖張開的高度約為850mV，過沖的高度約為80mV，接收端的眼圖并未碰到模板。從上述分析來看，由ADS5463接受到的差分時(shí)鐘信號符合LVPECL電平的標(biāo)準(zhǔn)，可以在AD采集系統(tǒng)中使用。仿真的眼圖并不完美，眼圖中產(chǎn)生的小幅度的振鈴及過沖與端接電阻、隔直電容以及提供偏置電壓的電阻處的短樁線所引發(fā)的阻抗突變有關(guān)。減小這些短樁線的長度會(huì)進(jìn)一步提高眼圖的質(zhì)量。

　　除了時(shí)鐘線以外，板上另一組需要仿真的重要信號線是ADS5463的數(shù)據(jù)線。ADS5463將AD轉(zhuǎn)換后的數(shù)據(jù)通過12位數(shù)據(jù)總線送往StratixII進(jìn)行處理。完成對AD時(shí)鐘線的仿真后，下一步對AD的數(shù)據(jù)線進(jìn)行仿真。板上的數(shù)據(jù)線布局如圖4所示。

　　圖4 數(shù)據(jù)線的PCB布局圖

　　驗(yàn)證板上第二組傳輸線為數(shù)據(jù)線D5+/D5-。該差分線為ADS5463到StratixII之間的數(shù)據(jù)線。ADS5463為發(fā)送器、StratixII為接收器，StratixII提供100Ω的片上端接。數(shù)據(jù)的傳輸速率為500MHz，LVDS電平。第二組傳輸線的長度為2.83in，傳輸線絕大部分在Signal1信號層，只有極短的部分在頂層。對于D5+這根傳輸線位于頂層的微帶線的長度為105.86mil(0.10586in)，對于D5-這根傳輸線位于頂層的微帶線的長度為95.07mil(0.09507in)。即發(fā)生阻抗突變的傳輸線的長度足夠短，雖然依舊發(fā)生了反射但這些反射卻被信號的上升或者下降沿遮蓋住了，這些反射對傳輸線的信號完整性產(chǎn)生的影響可以被忽略。傳輸線D5+/D5-的特征阻抗由在Signal1信號層的部分決定。

　　對于D5+/D5-在信號層Signal1部分的帶狀線而言;Z0=52.43Ω、b=12mil、s=9mil、介質(zhì)為FR4。由式(2)的Zdiff=99.13Ω。即帶狀線的差分阻抗為Zdiff=99.13Ω。

　　利用HyperLynx仿真軟件對ADS5463的數(shù)據(jù)線D5-、D5+進(jìn)行仿真。接收端的StratixII得到的數(shù)據(jù)信號的眼圖如圖5所示。